摩托罗拉
半导体技术资料
不建议用于新设计
CMOS PLL时钟驱动器
高扇出
该MC88PL117利用成熟的锁相环时钟驱动器
科技创造大扇出，多个频率和相位，低
偏移时钟驱动器。该88PL117提供时钟频率
要推动使用PowerPC系统微处理器601
而奔腾微处理器（详见应用部分） 。
共有14个高电流，匹配阻抗输出在8可用
可编程输出频率和相位配置。产量
频率被引用到一个系统频率，Q值，并提供在
2X， 1X，及1 / 2X在Q的频率。四个可编程输入频率
乘法比率可以被编程，以提供输出的1X，2X ，和
4X上的可编程配置的系统频率Q.详细
可以在此数据表的应用部分。
MC88PL117
可编程频率，低偏移，
CMOS PLL
时钟驱动器
为PowerPC 601和Pentium微处理器时钟驱动器
14个可编程输出
最大输出至输出偏斜为500ps的单频
500PS多个频率的最大输出至输出偏斜
2X_Q中的Fmax = 120MHz的
一个输出，具有可编程相位的能力
±36mA
直流电流输出驱动50Ω传输线
FN后缀
52引脚塑封LEADLESS
芯片载体（ PLCC ）
CASE 778-02
锁定指示输出（ LOCK ）变高时，稳定状态
锁相实现
OE / MR三态控制
专用的反馈输出
两个可选的时钟输入
PLL使能引脚可测性
SYNC输入之间进行动态切换
一个输出（ QFEED ）专门用于反馈。它位于物理上靠近反馈输入引脚，以尽量减少
反馈线长度。外部延迟（增加的丝长度）或逻辑可以插入在反馈路径中，如果有必要的。正确
终止该反馈线是必要的任何行的长度超过一英寸。
一个输出设置有多达八个可选择1/8或1/4周期（45°或90°）的延迟增量。三个控制引脚，
2, 1
和
0,
编程的八个增量;增量/相位偏移位置在所述应用程序部分示于表3 。
所有输出可三态与OE / MR引脚板级测试中（高阻抗） ;在QFEED并锁定输出
不会是三态，这使得88PL117保持在锁相状态。正确的相位和频率的相关性
使OE / MR引脚为高电平后，将保证二点差一分周期。该PLL_EN销禁用PLL和大门的SYNC
输入信号直接进入内部时钟分发网络来提供低频率的可测试性。两个可选的SYNC输入
（ SYNC0和SYNC1 ）提供时钟冗余或缓解可测性。该装置可保证锁定到新的同步
输入时REF_SEL输入被动态地切换。
锁相指示器输出（ LOCK ）保持低电平时，器件失锁（启动等），变为高电平时，稳定状态
相位锁定得以实现。锁定指示电路可靠工作的VCO频率降低到55MHz的。对于VCO频率
小于55MHz的，不能保证提供的锁定指示输出。
该MC88PL117 VCO能够在频率比输出分频器高和反馈结构的操作都能够
遵循。当VCO的是在上述的模式中，它被称为“失控”并且设备将不会锁定。条件
通常发生在上电时。为了避免失控，建议该设备完全供电的同步信号是前
应用。
PowerPC是国际商业机器公司的注册商标。
1/97
摩托罗拉1997年公司
1
转4
MC88PL117
可编程频率配置说明
该MC88PL117有六个不同的输出频率
配置。图1至图6以图形方式描绘了这些输出
配置。还有三个反馈频率
选项，这将产生总共18个独特的输入 - 输出
频率配置。所有的配置使用“Q”为
参考系统频率帧。因此，所有的输出
和反馈频率被引用为Q的倍数
图1至图6还表明OPT0 ， OPT1的输入电平，
和OPT2为每八个输出配置。该
MULT0和MULT1的输入电平变化，在这些图
来表示不同的反馈（乘法）
频率。的相移输出， Q的频率，是
也表示在图中。表1和2列出了所有18
输入/输出频率配置。表3给出了Q
相移增量。
MC88PL117
FIL
H
H
L
Q / 2 （ 40MHz的）
OE / MR
PLL_EN
REF_SEL
SYNC0
SYNC1
反馈
L
L
L
L
H
L
L
H
OPT2
OPT1
OPT0
2
1
0
MULT1
MULT0
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q
QFEED
LOCK
2X_Q （ 120MHz的）
2X_Q （ 120MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
0 °相移在60MHz
MC88PL117
FIL
H
H
L
Q / 4 （ 20MHz的）
OE / MR
PLL_EN
REF_SEL
SYNC0
SYNC1
反馈
L
L
H
H
H
H
L
L
OPT2
OPT1
OPT0
2
1
0
MULT1
MULT0
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q
QFEED
LOCK
2X_Q （ 120MHz的）
2X_Q （ 120MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
0 °相移，在30MHz的
图1.输出频率配置1
（ OPT0 = L ， OPT1 = L ， OPT2 = L
Q / 2输入频率， MULT0 = H ， MULT1 = L）
图2.输出频率配置2
（ OPT0 = H ， OPT1 = L ， OPT2 = L
Q / 4输入频率， MULT0 = L ， MULT1 = L）
MC88PL117
FIL
H
H
L
Q / 2 （ 30MHz的）
OE / MR
PLL_EN
REF_SEL
SYNC0
SYNC1
反馈
L
H
L
L
H
L
L
H
OPT2
OPT1
OPT0
2
1
0
MULT1
MULT0
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q
QFEED
LOCK
2X_Q （ 120MHz的）
2X_Q （ 120MHz的）
2X_Q （ 120MHz的）
2X_Q （ 120MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
0 °相移在60MHz
MC88PL117
FIL
H
H
L
Q / 2 （ 30MHz的）
OE / MR
PLL_EN
REF_SEL
SYNC0
SYNC1
反馈
L
H
H
L
H
L
L
H
OPT2
OPT1
OPT0
2
1
0
MULT1
MULT0
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q
QFEED
LOCK
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
0 °相移在60MHz
图3.输出频率配置3
（ OPT0 = L ， OPT1 = H ， OPT2 = L
Q / 2输入频率， MULT0 = H ， MULT1 = L）
图4.输出频率配置4
（ OPT0 = H ， OPT1 = H ， OPT2 = L
Q / 2输入频率， MULT0 = H ， MULT1 = L）
摩托罗拉
4
时序解决方案
BR1333 - 第六版
MC88PL117
MC88PL117
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q
QFEED
L
L
MULT1
MULT0
LOCK
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
Q / 2 （ 30MHz的）
0 °相移，在30MHz的
FIL
H
H
L
问：在（为80MHz ）
OE / MR
PLL_EN
REF_SEL
SYNC0
SYNC1
反馈
H
H
H
L
H
L
H
H
OPT2
OPT1
OPT0
2
1
0
MULT1
MULT0
MC88PL117
FIL
H
H
L
Q / 4 （ 16.5MHz ）
OE / MR
PLL_EN
REF_SEL
SYNC0
SYNC1
反馈
H
L
L
H
H
H
OPT2
OPT1
OPT0
2
1
0
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q
QFEED
LOCK
2X_Q （ 120MHz的）
2X_Q （ 120MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
Q（ 60MHz的）
0 °相移在60MHz
图5.输出频率配置5
（ OPT0 = L ， OPT1 = L ， OPT2 = H
Q / 4输入频率， MULT0 = L ， MULT1 = L）
图6.输出频率配置6
（ OPT0 = H ， OPT1 = H ， OPT2 = H
Q输入频率， MULT0 = H ， MULT1 = H ）
DC电气特性
（电压参考GND） TA = 0 ° C至+ 70 ° C， VCC = 5.0 V
±
5%
符号
VIH
VIL
VOH
VOL
IIN
ICCT
IOLD
IOHD
ICC
最大静态电源
电流（每包）
参数
最低高电平输入
电压
最大低电平输入
电压
最小高电平输出
电压
最大低电平输出
电压
最大输入漏电流
最大ICC /输入
最小动态输出电流
3
测试条件
VOUT = 0.1 V或VCC - 0.1 V
VOUT = 0.1 V或VCC - 0.1 V
VIN = VIH或VIL
IOH = -36毫安
1
VIN = VIH或VIL
IOL = 36毫安
1
VI = VCC或GND
VI = VCC - 2.1 V
VOLD = 1.0V最大
VOHD = 3.85V敏
VI = VCC或GND
VCC
V
4.75
5.25
4.75
5.25
4.75
5.25
4.75
5.25
5.25
5.25
5.25
5.25
5.25
5.25
目标限制
2.0
2.0
0.8
0.8
4.01
4.51
0.44
0.44
±1.0
2.0
2
88
–88
1.0
±50
4
单位
V
V
V
V
A
mA
mA
mA
mA
A
1.
2.
3.
4.
IOZ
最大三态泄漏电流
VI = VIH或VIL ; VO = VCC或GND
IOL和IOH是12毫安和-12mA分别为LOCK输出。
该PLL_EN输入引脚不能保证满足本规范。
最大测试持续时间为2.0ms ，一个输出一次加载。
对于IOZ规格值是初步的，根据“ MC ”的地位将被敲定。
时序解决方案
BR1333 - 第六版
5
摩托罗拉
QQ：2881677436 复制
