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从市场逻辑
低偏移的CMOS PLL时钟
驱动器与处理器复位
该MC88916时钟驱动器采用锁相环技术
锁定其低偏移输出“的频率和相位上输入参考
时钟。它的目的是为CISC微处理器的时钟分配
或单处理器的RISC系统。该RST_IN / RST_OUT （ LOCK ）引脚
提供处理器复位功能专为设计
MC68 / EC / LC030 / 040系列微处理器。在88916有两种
速度等级： 70和80MHz的。这些频率对应于
2X_Q最大输出频率。这两个档次的，要责令作为
该MC88916DW70和MC88916DW80分别。
MC88916
低偏移CMOS PLL
带有时钟驱动器
处理器复位
提供性能需要驱动68030微处理器系列
以及在33和40MHz的68040微处理器
三路输出（ Q0 -Q2 ）随着输出输出扭曲<500ps六
总输出（ Q0 - Q2 ， Q3 ， 2X_Q ， ）随着<1ns歪斜每一个都相
和频率锁定到SYNC输入
相位变化从部件到部件SYNC和“Q”之间
输出小于600 ps的（来源于TPD规格，
它定义了部件到部件歪斜）
20
1
SYNC输入频率范围从5MHz至2X_Q的Fmax / 4
附加输出可用在2X和
÷2
系统'Q'的频率。
另外一个Q（ 180°相移）输出可用。
所有输出都
±36mA
驱动器（等于高和低） CMOS电平。
可驱动CMOS或TTL输入。所有输入为TTL电平
兼容
DW后缀
SOIC封装
CASE 751D -04
测试模式引脚（ PLL_EN ）为低频测试
该PLL允许高电流，低偏移输出锁定到一个单一的时钟输入，并具有基本零延迟分发
到在基板上的多个位置。该PLL也允许MC88916繁殖低频输入时钟和本地分发
在更高的（2X）系统频率。
三“Q”输出（ Q0- Q2），设置有小于500ps的其上升沿之间偏斜。 Q3的输出反相（180°
从“Q”输出的相移） 。一个2X_Q输出运行在'Q'输出频率的两倍。该2X_Q输出不符合
在20和25MHz的68040微处理器PCLK输入严格的占空比要求。的88920已经被设计
具体地，提供了68040 PCLK和BCLK的输入，用于低频68040微处理器。 68040设计师应该
参考88920数据手册了解详细信息。对于33和40MHz的68040 ，该2X_Q输出将满足占空比
在PCLK输入的要求。在Q / 2输出运行在1/2 'Q'的频率。这个输出被反馈的内部，提供了一个固定的
2X倍增的'Q'输出SYNC输入。由于反馈是内部完成（没有外部反馈引脚
提供）的输入/输出频率的关系是固定的。
在正常的锁相操作PLL_EN引脚为高电平。拉PLL_EN引脚为低电平禁止VCO和放
88916在静态“测试模式” 。在此模式中，没有对输入的时钟，这是必要的低频率没有限制
高频板的测试环境。
该RST_OUT （ LOCK ）引脚兼作锁相指示器。当RST_IN引脚为高电平时，漏极开路RST_OUT
引脚将被拉积极低电平，直到锁相环实现。当相位锁定时， RST_OUT （LOCK ）被释放和
上拉电阻将拉动信号高。得到处理器的复位信号，所述RST_IN脚翻转低，并且
RST_OUT （ LOCK ）引脚保持低电平为' Q'输出频率1024次循环后RST_IN引脚被带回高。
在RST_IN说明/ RST_OUT （ LOCK ）功能
该RST_IN和RST_OUT （ LOCK ）引脚提供68030/040处理器复位功能，与RST_OUT引脚也作为
锁定指示灯。如果RST_IN引脚在系统上电高举时， RST_OUT引脚将处于低状态，直到稳定
态的相位/频率锁定到输入的参考实现。 1024锁相后的“Q”输出周期实现的
RST_OUT （LOCK ）管脚进入高阻抗状态时，允许它被拉高由外部上拉电阻器（见
AC / DC的规格为RST_OUT （ LOCK ）引脚）的特点。如果RST_IN引脚在上电期间保持低电平时，
RST_OUT （ LOCK ）引脚将保持低电平。
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摩托罗拉公司1995年
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