摩托罗拉
半导体技术资料
MC88915TFN55
MC88915TFN70
MC88915TFN100
MC88915TFN133
MC88915TFN160
低偏移CMOS PLL
时钟驱动器，三态
55 ， 70 ， 100 ， 133和160MHz的版本
该MC88915T时钟驱动器采用锁相环技术
锁定其低偏移输出“的频率和相位上输入参考
时钟。它的目的是提供一种高性能的时钟分配
PC和工作站。对于3.3V版本，请参阅MC88LV915T数据
表。
该PLL允许高电流，低偏移输出锁定到一个单一的
时钟输入，并具有基本零延迟到多个分发
组件在电路板上。该PLL也允许MC88915T乘以一个
低频率的输入时钟，并在本地以较高（2X）系统，分发
频率。多88915的可以锁定到一个单一的参考时钟，
是理想的应用程序时，一个中央系统时钟必须分配
同步到多块电路板（参见图7）。
低偏移CMOS
PLL时钟驱动器
五个的“Q”输出（ Q0 Q4 ）设置有其上升沿之间小于500 ps的歪斜。 Q5的输出反相（180°
从“Q”输出相移） 。该2X_Q输出运行在“Q”输出频率的两倍，而Q / 2运行在1/2的“Q”
频率。
该VCO设计为20 MHz，而2X_Q的Fmax规范之间的最佳状态下运行。在图5的详细线路图
不同的反馈结构而产生特定的输入/输出频率的关系。可能的频率比
的“Q”输出到SYNC输入是2 ：1， 1： 1和1： 2 。
该FREQ_SEL引脚提供一个比特的可编程分频，在PLL的反馈路径。它选择除以1之间
和除以2的VCO的前它的信号到达芯片的内部时钟分配部分（见框图
第2页） 。在大多数应用中FREQ_SEL应保持高电平（ ÷ 1 ） 。如果低频参考时钟输入时，持
FREQ_SEL低（ ÷ 2 ）将允许VCO在其最佳范围内运行（ >20MHz和>40MHz的TFN133版） 。
在正常的锁相操作PLL_EN引脚为高电平。拉PLL_EN引脚为低电平禁止VCO和放88915
在一个静态的“测试模式” 。在此模式中，没有对输入的时钟，这是必要的低频板没有频率限制
测试环境。第二SYNC输入可以被用作测试时钟输入，以进一步简化电路板级测试（参见详细
说明第11页） 。
拉OE / RST引脚为低电平时，时钟输出2X_Q ， Q0 - Q4 ， Q5和Q / 2为高阻抗状态（三态） 。后
OE / RST引脚变回高Q0 - Q4 ， Q5和Q / 2会在低状态被重置，与2X_Q被选中的SYNC的逆
输入。假设PLL_EN低，输出将保持复位状态，直到88915看到了SYNC输入脉冲。
锁定指示输出（ LOCK ）变高时，环路处于稳定状态的相位和频率锁定。 LOCK输出会
低，如果锁相丢失或当PLL_EN引脚为低电平。在88915看到了之后， LOCK输出变为高电平不迟于10毫秒
同步信号和全5V VCC 。
特点
五个输出（ Q0 - Q4）与输出输出扭曲< PS 500为每个相位和频率锁定到SYNC输入
相位变化，从部件到部件的同步和反馈输入之间的低于550 PS（从tPD的衍生
规范，它定义了部件到部件歪斜）
提供1： 1的输入/输出相位锁定频率比：2， 1 ：1，和2个
输入频率范围在5MHz - 2X_Q FMAX规格。 （ 10MHz的 - 2X_Q FMAX为TFN133版）
在2X和附加输出可用2系统的“ Q”的频率。另外一个Q（ 180°相移）输出可
所有输出都
±36
mA驱动（等于高和低） ，在CMOS电平，以及可驱动CMOS或TTL逻辑电平。所有输入
是TTL电平兼容。
±88mA
IOL / IOH规格保证对这一事件的边缘50Ω传输线开关
所有的输出可进入电路板测试目的的高阻抗（三态）
测试模式引脚（ PLL_EN ）为低频测试。两个可选的时钟输入，测试或冗余的目的。
锁定指示器（ LOCK）的精度表示一个相位锁定状态
产量曲面造型与绝经年限是Motorola，Inc.的商标。
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