飞思卡尔半导体公司
技术参数
MPC7455EC
修订版4.1 ， 02/2005
MPC7455
RISC微处理器
硬件规格
的MPC7455和MPC7445是的实现
的PowerPC 微处理器精简指令集的家庭
计算机（RISC）微处理器。本文档主要是
涉及的MPC7455 ;然而，除非另有说明，否则
所有的信息在这里也适用于MPC7445 。本文档
描述的相关的电特性和物理特性
MPC7455 。用于处理器的功能特性，参见
该
MPC7450 RISC微处理器系列用户手册。
To
找到任何发布的更新此文件，请参考
网站http://www.freescale.com 。
目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 1
特色： 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
与MPC7400相比， MPC7410 ，
MPC7450 ， MPC7451 ， MPC7441和。 。 。 。 。 。 。 。 。 。 。 。 。 7
常规参数。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 9
电气和热特性。 。 。 。 。 。 。 。 。 。 。 10
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 33
引脚排列列表。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 35
包装说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 41
系统设计信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 45
文档修订历史记录。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 59
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 60
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
1
概观
的MPC7455是第三实施的第四代
（ G4 ）微处理器飞思卡尔。在MPC7455工具
完整的PowerPC 32位架构，并针对网络
和计算系统的应用程序。的MPC7455由一个
处理器核心，一个256字节的L2 ，和一个内部L3的标签和
控制器，它通过支持无缝背面L3缓存
专用的高带宽接口。的MPC7445是相同的
除了它的MPC7455不支持该L3超高速缓存接口。
图1
示出了MPC7455的框图。
飞思卡尔半导体公司2005年版权所有。
2
指令单元
分支处理单元
提取程序
标签
IBAT阵列
BHT （ 2048项）
调度
单位
数据MMU
SR的
（原创）
VR发行
(4-Entry/2-Issue)
DBAT阵列
GPR问题
(6-Entry/3-Issue)
FPR问题
(2-Entry/1-Issue)
128-Entry
DTLB
标签
LR
BTIC （ 128项）
CTR
指令队列
(12-Word)
SR的
（影子）
128-Entry
ITLB
指令MMU
128位（ 4说明）
32-Kbyte
我缓存
32-Kbyte
缓存
预订
站（ 2项）
EA
加载/存储单元
矢量触摸引擎
+ （ EA计算）
完
商店
L1 Castout
PA
FPR文件
16重命名
缓冲器
预订
站（ 2）
向量
TOUCH
队列
GPR文件
16重命名
缓冲器
VR文件
16重命名
缓冲器
整
2号机组
x÷
+++
32-Bit
32-Bit
整
整
整
单元122
单位
单位
(3)
预订
站（ 2）
预订
预订
预订
站
站
站
向量
整
1号机组
向量
FPU
浮点
点单位
L1推
已完成
商店
+ x ÷
FPSCR
加载失
64-Bit
64-Bit
32-Bit
128-Bit
128-Bit
三级高速缓存控制器
行块0/1
标签状态
L3CR
公交车蓄电池
不
MPC7445
18-Bit
64位的数据
地址（ 8位奇偶校验）
内存子系统
系统总线接口
二级预取（ 3 ）
公交存储队列
推
Castout
队列
(9)
外部SRAM
（ 1或2兆字节）
公交车蓄电池
36位地址总线
64位的数据总线
L2存储队列（ L2SQ ）
史努比推/
L1 Castouts
干预措施
(4)
256 KB的统一的L2 Cache /高速缓存控制器
LINE
块0 （ 32字节）
1座（ 32字节）
标签状态
状态
L1服务队列
L1存储队列
（ LSQ ）
L1负载队列（ LLQ ）
L1负载小姐（ 5 ）
取指令（ 2 ）
缓存存储
要求（1）
概观
附加功能
时基计数器/递减器
时钟乘法器
JTAG / COP接口
热/电源管理
性能监视器
96位（ 3条指令）
预约预约预约预约
站
站
站
站
图1. MPC7455框图
向量
重排
单位
向量
整
2号机组
完成单元
MPC7455 RISC微处理器硬件规格，版本4.1
完成队列
(16-Entry)
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完成高达每时钟3的说明
特点
其核心是一个高性能的超标量设计支持一个双精度浮点单元和一个SIMD
多媒体单元。所述存储器存储子系统支持MPX总线协议和60x的总线协议的一个子集
到主存储器和其它系统资源。 L3接口支持1或2个字节外部SRAM为L3的
高速缓存的数据。
需要注意的是MPC7455是引脚兼容的MPC7450和MPC7451和MPC7445的是
引脚兼容的MPC7441 。
2
特点
本节总结了MPC7455实现PowerPC架构的特点。
是MPC7455的主要特点如下：
高性能，超标量微处理器
- 多达四条指令可以从指令高速缓冲存储器在一个时间被取
- 多达三条指令可以被分派到队列的问题在一段时间
- 多达12条指令可以在指令队列（IQ）
- 多达16条指令可以在执行某些阶段同时
- 单周期执行的指令最多
- 每个时钟周期吞吐的一个指令，大多数指令
- 七级流水线控制
11个独立的执行单元和三个寄存器文件
- 分支处理单元（ BPU ）功能的静态和动态分支预测
- 128项（ 32集， 4路组相联）的分支目标指令缓存（ BTIC ）的缓存
已在分支/循环码序列所遇到的分支指令。如果目标指令
设置在BTIC ，它被取入指令队列配置一个周期快于它可编
从指令高速缓存。通常情况下，获取该打BTIC提供了前四的说明
在目标流。
- 2048项分支历史表（ BHT ）与每个条目两位为四级
预测未考虑，坚决不采取，采取，并且采取了有力
- 最多三个突出投机分公司
- 分支指令不更新计数寄存器（ CTR）或链接寄存器（ LR ）经常
从指令流中除去。
- 八条目的链接寄存器堆栈来预测分支条件的目标地址链接寄存器
（ BCLR ）指令
- 四个整数单元（学联）共享32个GPR整数运算
- 三个相同的国际单位（ IU1a ， IU1b和IU1c ）可以执行所有整数指令除乘法，
鸿沟，并移动到/从专用寄存器指令
- IU2执行其他指令，包括CR逻辑运算，整数乘法
和除法指令，并从专用寄存器指令移动到/
- 五阶段FPU和32项FPR网络文件
- 完全IEEE 754兼容FPU为单精度和双精度运算
- 支持非IEEE模式，时间要求严格的操作
- 对非规格化数硬件支持
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特点
- 第三个64位的FPR为单或双精度操作数
- 四个矢量单元和32项向量寄存器连接文件（ VRS）
- 矢量重排单元（ VPU ）
- 矢量的整数部1（ VIU1 ）处理短潜伏期的AltiVec 整数指令，如向量加载
指令（ vaddsbs ，
vaddshs ，
和
vaddsws ，
例如）
- 矢量的整数部2（ VIU2 ）处理更长的等待时间的AltiVec整数指令，诸如向量
乘加指令（ vmhaddshs ，
vmhraddshs ，
和
vmladduhm ，
例如）
- 向量浮点数单元（ VFPU ）
- 三阶段加载/存储单元（LSU ）
- 支持整数，浮点和向量指令加载/存储流量
- 四入门载体触摸队列（ VTQ ）支持所有四种架构的AltiVec数据流操作
- 三周期GPR和AltiVec的负载潜伏期（字节，半字，字，矢量）与一个周期
吞吐量
- 四冲程FPR加载延迟（单，双）一个周期的吞吐量
- 无需额外的延迟，在双字边界对齐的访问
- 专用加法计算有效地址（EA ）
- 支持存储聚会
- 进行比对，规范化和精确的转换为浮点型数据
- 执行缓存控制和指令TLB
- 执行对齐，零填充，并签署扩展整数数据
- 支持下命中未命中（多个未命中）
- 同时支持大端和小端模式，包括未对准小端访问
三期排队FIQ ， VIQ和GIQ可以接受多达一，二，三的指示，分别
在一个周期。指令调度的要求如下：
- 指令只能从三个最低的IQ条目- IQ0 ， IQ1和IQ2被分派
- 最多三个指令可以被分派到每个时钟周期的问题队列
- 空间必须是可用的在CQ的指令调度（这包括指令
在一个问题队列分配一个空间，在CQ但不是）
重命名缓冲区
- 16 GPR重命名缓冲区
- 16 FPR重命名缓冲区
- 16 VR命名缓冲区
派遣单位
- 解码/调度阶段完全解码，每条指令
完成单元
- 完成单位退休，从16项完成队列指令（ CQ ） ，当所有
指示在它前面已经完成，该指令执行结束，并且无例外
正在申请中。
- 担保顺序编程模型（精确异常模型）
- 监控所有调度的指令和他们的退休，为了
- 一个分支预测失误后跟踪未解决的分支机构和FL ushes说明
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特点
- 退役每个时钟周期多达三个指令
独立的片上L1指令和数据高速缓存（哈佛结构）
- 32K字节， 8路组相联指令和数据缓存
- 伪最近最少使用（ PLRU ）替换算法
- 32字节（8个字） L1高速缓存块
- 物理索引/物理标签
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 指令高速缓存可提供每一个时钟周期四条指令;数据高速缓存可提供每四个字
时钟周期
- 缓存可以在软件中被禁用
- 缓存可以被锁定在软件
- MESI数据高速缓存一致性维护硬件
- 数据缓存标签的有效监听单独副本
- 对缓存和标签奇偶支持
- 指令高速缓冲存储器的任何窥探除了
ICBI
指令
- 数据缓存支持的AltiVec LRU和短暂的说明
- 根据需要批判双和/或四字转发执行。关键四字转发
用于的AltiVec负载和取指令。其他访问使用关键双字转发。
二级（L2 ）高速缓存接口
- 片上， 256字节， 8路组相联的统一指令和数据高速缓存
- 完全流水线，提供每一个时钟周期32个字节的L1高速缓存
- 共有九个周期负载延迟的L1数据高速缓存未命中的命中L2
- PLRU置换算法
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 64字节的两扇形线尺寸
- 在高速缓存奇偶支持
3级（L3）高速缓存接口（未在MPC7445实现）
- 提供关键双字转发给发出请求的单元
- 内部L3高速缓存控制器和标签
- 外部数据的SRAM
- 支持1和2 MB的L3高速缓存
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 扇形64字节（1M）或128字节（2M）线尺寸
- 半（ 1兆字节的最低要求）私人记忆能力或全部L3 SRAM空间
- 支持MSUG2双数据速率（DDR ）同步突发静态存储器， PB2流水线同步突发
静态存储器和流水线（注册登记）后写入同步突发静态存储器
- 支持奇偶校验的高速缓存和标签
- 可配置的核心到L3频率除数
- 64位外部L3数据总线维持每L3时钟周期64位
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