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IA6805E2
微处理器单元
特点
数据表
作为量产版00
外形,装配和功能兼容的哈里斯
CDP6805E2CE和
摩托罗拉
MC146805E2
内部的8位定时器与7位
可编程预分频器
片上时钟
内存映射I / O
通用的中断处理
真正的位操作
位测试和分支指令
向量中断
省电停止和等待模式
全静态操作
RAM 112字节
该IA6805E2是"plug和 - play"简易替换为原来的集成电路。 INNOVASIC生产
使用数英里更换芯片
TM
或管理IC寿命延长系统,克隆技术。这
技术生产的集成电路更换远比"emulation"更加复杂,同时确保它们是兼容的
与原来的集成电路。 MILES
TM
捕获克隆的设计,以便可以制备甚至作为硅
技术的进步。 MILES
TM
也验证对原IC克隆以至于连
"undocumented features"是重复的。此数据表文件的所有必要的工程信息
关于IA6805E2包括功能和I / O描述,电特性,并且适用
时序。
封装引脚
RESET_N
RW_n
OSC1
VDD
irq_n
LI
DS
RW_n
AS
PA7
PA6
PA5
PA4
PA3
PA2
PA1
PA0
A12
A11
A10
A9
A8
VSS
40引脚DIP
(3)
(4)
(5)
(6)
(7)
(8)
(9)
(10)
(11)
(12)
(13)
(14)
(15)
(16)
(17)
(18)
(19)
(20)
(38)
(37)
(36)
(35)
(34)
(33)
(32)
(31)
(30)
(29)
(28)
(27)
(26)
(25)
(24)
(23)
(22)
(21)
OSC2
(6)
(5)
(4)
(3)
(2)
(1)
(44)
(43)
(42)
(41)
(40)
定时器
PB0
PB1
PB2
PB3
PB4
PB5
PB6
PB7
B0
B1
B2
B3
B4
B5
A12
A11
A10
A9
A8
B7
B6
B5
VSS
B4
B6
B7
NC
AS
PA7
PA6
PA5
PA4
PA3
PA2
PA1
PA0
NC
NC
(7)
(8)
(9)
(10)
(11)
(12)
(13)
(14)
(15)
(16)
(17)
(18)
(19)
(20)
(21)
(22)
(23)
(24)
(25)
(26)
(27)
(28)
LI
(2)
(39)
OSC1
PB0
(39)
(38)
NC
DS
IA6805E2
OSC2
RESET_N
(1)
(40)
VDD
定时器
irq_n
PB1
PB2
PB3
PB4
PB5
PB6
PB7
B0
B1
B2
B3
IA6805E2
44引脚LCC
(37)
(36)
(35)
(34)
(33)
(32)
(31)
(30)
(29)
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IA6805E2
微处理器单元
描述
数据表
作为量产版00
该IA6805E2 ( CMOS )微处理器单元(MPU )是一种低成本,低功耗MPU 。它的特点是
CPU ,片上RAM ,并行I /带针O兼容性可编程为输入或输出。该
下面的段落将进一步更详细地描述本系统框图和设计。
定时器
预分频器
定时器/
计数器
OSC1
OSC2
RESET_N
定时器控制
振荡器
LI
irq_n
PA0
B0
累加器
8
PORT
A
REG
数据
DIR
REG
指数
注册
8
X
条件
CODE
注册
5
CC
指针
6
SP
节目
计数器
5
PCH
节目
计数器
8
的PCl
ALU
地址
DRIVE
A
中央处理器
控制
MUX
公共汽车
DRIVE
B1
B2
B3
B4
B5
B6
B7
地址
数据
公共汽车
PA0
PA1
PA2
PORT
A
I / O
线
PA3
PA4
PA5
PA6
PA7
中央处理器
PB0
PB1
PB2
PORT
B
I / O
线
PB3
PB4
PB5
PB6
PB7
PORT
B
REG
数据
DIR
REG
A8
A9
A10
A11
A12
地址
公共汽车
AS
112x8
内存
公共汽车
控制
DS
RW_n
地址选通
数据选通
读/写
图1.系统框图
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第31 2
IA6805E2
微处理器单元
I / O信号说明
数据表
作为量产版00
下表描述了在IC上的每个信号的I / O特性。信号名称
对应所提供的引脚图的信号名称。
信号
名字
I / O
不适用
I
I
描述
资料来源:
这些T W& O引脚提供电源芯片。 V
D
和V
SS
是地面。
D
V
D D
A N D V
SS
(电源和接地)
RESET_N
( RESET )
irq_n
(中断请求)
LI
(负载指令)
提供+ 5伏( ± 0.5 ) P 2 O宽E
牛逼T L :
我NPUT销thatcanbeusedtoresett他MPU “ sinternalstatebypulli ngthereset _
引脚为低电平。
牛逼T L :
我NPUT引脚thatislevelandedgesen sitive 。 anbeusedtorequestanin中断
序列。
牛逼T L W I吨小时秒L E W R一T E C 0 N t个R 0 L:
用于indicatethatanextopco defetchis为O引脚安输出
P ,R 0克电子旗下秒。 ü sedonlyforcertaindebu ggingandtestsystems 。 N}÷ T C O 4 N N的N 2 O R M A L权证吨E D
P·E R A T I O 4 N 。 verlaps ATA S筹伯大学( DS )信号。牛逼hisoutput是capableofdrivingone
标准TTL负载和50pF的。
牛逼T L W I吨小时秒L E W R一T E C 0 N t个R 0 L:
utputpinused到transferdatatoorfroma peripheralor
M E M O对R 。 DS随时发生的MPU doesadata读写和数据传输过程中
吨邻邻的R F ,R 0米I N T E R N A L M E M O对R 。 S是V A I L A B L E一五六
S·C
÷
5瓦特简吨 é M·P U是N 2 O 4吨吨 é W A I T
或停止模式。该输出能够驱动一个标准TTL负载和在130pF的。
牛逼T L W I吨小时秒L E W R一T E C 0 N t个R 0 L:
本安输出引脚用于indicatethedirectiono fdatatransfer
从内部存储器, I / O寄存器和外围devicesandmemories 。
我ndicatestoaselectedpe ripheralwhetherthe MPU是读取( RW _ N高) orwrite
( RW _ N低)数据onthenext数据选通。该输出capableofdrivingone标准
TTL负载和在130pF 。
牛逼T L W I吨小时秒L E W R一T E C 0 N t个R 0 L:
utputstrobeused到indicatethepresenceof anaddress
0:N吨 E 8 - B I T米ü L T I P L E X E D B美。吨他AS lineisused到demultiplextheeightle astsignificant
A D ,D R (E S) s位由于F R 米吨 é数据B美。 A S是V A I L A B L E一五六
S·C
÷
5瓦特简吨 é M·P U是N 2 O 4吨吨 é
W A I T S T O·P M O对D E秒。这个输出是capableofdrivingonest昂达尔TTL负载和
130pF.
牛逼T L与S L E瓦特率C 0:N吨,R 0 L:
此条款1 6 linesconstitute我NPUT / O utputports甲乙。
achline是individuallyprogramme d可beeitheraninputoroutp utundersoftware
controlofthe ATA irection egister ( DDR) asshownbelow在
T A B L E 1
一个N D
的F i克ü - [R e 2的
.
牛逼heport I / O是programmedbywritingth ecorrespondingbitinth DDR到" 1 "为
outputanda " 0 " forinput 。在theoutputmodethebitsa relatchedandappearont他
C 0 R R (E S) P 2 O N D I N克邻ü吨P ü吨P I N秒。一个llthe DDR “ sareinitialized到" 0 " onreset 。牛逼 ê ü吨P ü吨
端口寄存器arenot上电复位初始化。 achoutput是capableofdrivingonest昂达尔
TTL负载和50pF的。
牛逼T L与S L E瓦特速率控制:
此条款五路输出构成了高阶非 -
米ü L T I P L E X E D A D ,D R (E S)的台词。 achoutput能够ofdrivingonestandard TTL loadand
130pF.
牛逼T L与压摆率C 0 N t个R 0 L:
牛逼hesebi - directionallinesconst itutethelowerorder
A D ,D R (E S)发E s和数据。此条款行地址选通脉冲复用的地址本
timeand数据presentat数据strobetime 。 W母鸡在thedatamode , theselinesarebi -
定向,传输数据和从memoryand外围设备如通过指示
吨 ê R W _氮,磷, I N 。一个soutputs ,这些线路能够驱动一个标准TTL负载和
130pF.
牛逼T L :
输入用于控制所述内部定时/计数器电路。
TTLO scillatorinput /输出:
这些引脚提供controlinputfor片上时钟
O 2 S C I L L一吨 R C我R C U I吨秒。 itheracrystalorextern alclockisconnected到thesepins提供
A S S T ê米C L C k的。牛逼hecrystalconnectionis shownin
的F i克ü E 3
。牛逼 ê O 2 S的C 1 B美
转换为使用振荡器慢于5MHz的系统设计中示出
图4
.
牛逼权证我R C U I吨 H 2 O W N I N
的F i克ü E 3
是recommendedwhenusinga结晶。 A N E X T E R N A L C M O 2 S
振荡器recommendedwhenusingc rystalsoutsidethespec ifiedranges 。 T O服务M | N I M I Z ê
输出失真和启动稳定时间,晶体andcomponents应
安装在靠近输入引脚成为可能。
W henanexternalclockisu的sed , itshouldbeapplied到OSC 1 inputwiththe OSC 2
输入没有连接,如图
科幻gure 3
.
O
DS
(数据选通)
O
RW_n
(读/写)
O
AS
(地址选通)
O
PA0-PA7/PB0-PB7
(输入/输出线)
I / O
A8-A12
(高位地址线)
O
B0-B7
(地址/数据总线)
I / O
定时器
OSC1 , OSC2
(系统时钟)
I
I / O
水晶
外部时钟
表1
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第31 3
IA6805E2
微处理器单元
I / O引脚功能
数据表
作为量产版00
R / W -N DDR
I / O引脚功能
0
0
在I / O引脚处于输入模式。数据
写入到输出数据锁存器。
0
1
数据被写入到数据锁存器的输出和
输出到I / O引脚。
1
0
在I / O引脚的状态被读取。
1
1
在I / O引脚处于输出模式。该
输出数据锁存器读出。
I / O端口电路和寄存器配置:
数据方向
注册
TO
LATCHED
产量
数据位
产量
I / O
中央处理器
输入
REG
输入
I / O
7
6
5
4
3
2
1
0
$0004 ($0005)
数据方向
DDA7 DDA6 DDA5 DDA4 DDA3 DDA2 DDA1 DDA0
A(B )
( DDB7 ) ( DDB6 ) ( DDB5 ) ( DDB4 ) ( DDB3 ) ( DDB2 ) ( DDB1 ) ( DDB0 )
注册
PORT A(B )
注册
$0000 ($0001)
PA7
(PB7)
PA6
(PB6)
PA5
(PB5)
PA4
(PB4)
PA3
(PB3)
PA2
(PB2)
PA1
(PB1)
PA0
(PB0)
图2. PA0 - PA7 / PB0 - PB7 (输入/输出口)
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IA6805E2
微处理器单元
晶体参数代表频率:
R
S
最大
C0
C1
Q
C
OSC1
C
OSC2
5.0兆赫
50
8 pF的
0.02 pF的
50 k
15-30 pF的
15-25 pF的
4.0兆赫
75
7 pF的
0.012 pF的
40 k
15-30 pF的
15-25 pF的
数据表
作为量产版00
1.0兆赫
400
5 pF的
0.008 pF的
30 k
15-40 pF的
15-30 pF的
振荡器连接:
晶振电路
L
C1
38
OSC2
38
OSC2
C0
RS
39
OSC1
39
OSC1
ia6805E2
10 M
38
OSC2
OSC2
39
OSC1
OSC1
NC
晶体振荡器连接
OSC1
OSC2
39
38
IA6805E2
t
OL
OSC1引脚
t
t
OLOL
t
OH
图3. OSC1 , OSC2 (系统时钟)
OSC1到巴士转换时序波形:
OSC1
AS
DS
RW_n
A[12:8]
B[7:0]
MPU读
B[7:0]
MPU写
MUX ADDR
MPU
数据*
MUX ADDR
MPU写入数据
*读数据"LATCHED" ON DS FALL
图4. OSC1 , OSC2 (系统时钟)
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IA6805E2
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IA6805E2
微处理器单元
作为量产版00
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特点
外形,装配和功能兼容的哈里斯
CDP6805E2CE和
摩托罗拉
MC146805E2
内部的8位定时器与7位
可编程预分频器
片上时钟
内存映射I / O
通用的中断处理
真正的位操作
位测试和分支指令
向量中断
省电停止和等待模式
全静态操作
RAM 112字节
封装选择: 40引脚塑料DIP或44引脚塑料
可用引线芯片载体,标准或RoHS封装
该IA6805E2是"plug和 - play"简易替换为原来的集成电路。 INNOVASIC产生替代
使用数英里的集成电路
TM
或管理IC寿命延长系统,克隆技术。该技术
产生置换器IC远比"emulation"更复杂,同时确保它们与兼容
原装IC 。 MILES
TM
捕获克隆的设计,以便它甚至可以作为硅技术来制造
进展。 MILES
TM
也验证对原IC克隆以至于连"undocumented features"
是重复。关于IA6805E2此数据表文件的所有必要的工程信息
包括功能和I / O描述,电特性,并适用定时。
封装引脚
RESET_N
OSC1
VDD
NC
irq_n
LI
DS
RW_n
AS
PA7
PA6
PA5
PA4
PA3
PA2
PA1
PA0
A12
A11
A10
A9
A8
VSS
(3)
(4)
(5)
(6)
(7)
(8)
(9)
(10)
(11)
(12)
(13)
(14)
(15)
(16)
(17)
(18)
(19)
(20)
40引脚DIP
(38)
(37)
(36)
(35)
(34)
(33)
(32)
(31)
(30)
(29)
(28)
(27)
(26)
(25)
(24)
(23)
(22)
(21)
OSC2
(6)
(5)
(4)
(3)
(2)
(1)
(44)
(43)
(42)
(41)
(40)
(39)
(38)
定时器
PB0
PB1
PB2
PB3
PB4
PB5
PB6
PB7
B0
B1
B2
B3
B4
B5
A9
A8
B7
B6
B5
A12
A11
A10
VSS
B4
B6
B7
NC
AS
PA7
PA6
PA5
PA4
PA3
PA2
PA1
PA0
NC
NC
(7)
(8)
(9)
(10)
(11)
(12)
(13)
(14)
(15)
(16)
(17)
(18)
(19)
(20)
(21)
(22)
(23)
(24)
(25)
(26)
(27)
(28)
LI
(2)
(39)
OSC1
PB0
DS
IA6805E2
OSC2
RESET_N
(1)
(40)
VDD
定时器
RW_n
irq_n
PB1
PB2
PB3
PB4
PB5
PB6
PB7
B0
B1
B2
B3
IA6805E2
44引脚LCC
(37)
(36)
(35)
(34)
(33)
(32)
(31)
(30)
(29)
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第33 2
IA6805E2
微处理器单元
作为量产版00
2007年8月29日
描述
该IA6805E2 ( CMOS )微处理器单元(MPU )是一种低成本,低功耗MPU 。它的特点是
CPU ,片上RAM ,并行I /带针O兼容性可编程为输入或输出。该
下面的段落将进一步更详细地描述本系统框图和设计。
定时器
预分频器
定时器/
计数器
OSC1
OSC2
RESET_N
定时器控制
振荡器
LI
irq_n
PA0
B0
累加器
8
PORT
A
REG
数据
DIR
REG
指数
注册
8
X
条件
CODE
5寄存器CC
指针
6
SP
节目
计数器
高PCH
5
节目
计数器
低PCL
8
ALU
地址
DRIVE
A
中央处理器
控制
MUX
公共汽车
DRIVE
B1
B2
B3
B4
B5
B6
B7
地址
数据
公共汽车
PA0
PA1
PA2
PORT
A
I / O
线
PA3
PA4
PA5
PA6
PA7
中央处理器
PB0
PB1
PB2
PORT
B
I / O
线
PB3
PB4
PB5
PB6
PB7
PORT
B
REG
数据
DIR
REG
A8
A9
A10
A11
A12
地址
公共汽车
AS
112x8
内存
公共汽车
控制
DS
RW_n
地址选通
数据选通
读/写
图1.系统框图
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IA6805E2
微处理器单元
作为量产版00
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I / O信号说明
下表描述了在IC上的每个信号的I / O特性。信号名称
对应所提供的引脚图的信号名称。
S IG N A L N A M ê
V
DD
一个D V
SS
( P 2 O宽E R A N D摹RO加利四)
ESET _n
(R (E S) (E T) )
IR Q _
(在TE RRU P吨 Q S T )
LI
(L A D单位秒TRU TIO N )
I / O
不适用
I
I
(E S) C R IP牛逼IO
S 0 ú RC E:
在SP RO V ID EPOWER此条款TW运到日ECH IP 。
P 2 O宽E R A N D V
S S
是G RO ü N D 。
V
D D
P ro的V ID (E S) + 5 V LTS ( ± 0 .5)
牛逼T L :
在putp中日atcanbeused要重新在TE RN ALSたてbypu蚊帐克前作重新本身T_ n中设定前作MPU的
P在LO瓦特
牛逼T L :
在putp中日在为乐velandedgesens itiv即 anbeused重新questan在德RRU PT
序列。
牛逼T L瓦特第i个勒瓦特RA TE 0:N卓升:
ü TP在使用UTP要在D IC一德日atanextopcode FE TC h是在
P ro的克重S S小。 ü sedon LY FO RCE RTA在debugg在GAND德STS YS德毫秒。 N}÷ T C N N权证TE D在
N 2 O RM一1。· P·E RA TIO N 。 V ê RLA P旗下D助教S TRO Bé (D S )■ IG N A升。牛逼h为O u那样TP ü吨为c的P A B乐华氏度 RIV以g
否E的TA N D一个RD牛逼T L LO A D A N D 5 0 P F。
牛逼T L瓦特第i个勒瓦特RA TE 0:N卓升:
ü TP在使用TRA NS FE RDA UTP TA或来回MAPE撕裂,他ラ升
R M ê M O对RY 。 DS且发生RS的ytim ê前作MPU doesada TA重新adorw仪式anddu RIN GDA TA
TRA NS FE R键或来回米TE RN ALMEMO RY 。 S是V A ILA B嘞个五六
S·C
5 W H简前作M·P U是N 2 O 4吨
前作W A IT运 - [R S T O·P M O对D E 。牛逼h为OU TP UT是capab乐OFD RIV在gones TA NDA RD TTL罗阿丹德
130pF.
牛逼T L瓦特第i个勒瓦特RA TE 0:N卓升:
ü TP在D中使用UTP IC TE的日版愤怒蒂奥nofda TA茶NS FE
回回米TE RN ALMEMO RY , I / O重G是印机, ANDEX TE RN ALPE裂口,他ラLDE VIC esandmemo RIE秒。
在D IC中的释到ASE乐科特DPE撕裂,他RA lwhe日呃前作MPU是重新的广告( RW _ NH IG八) ORW仪式
( RW _ LO W) DA TA在日enextda TA s卓定。牛逼h为OU TP UT是capab乐OFD RIV中走了
的TA N D一个RD牛逼T L LO A D A N D 1 3 0 P F。
牛逼T L瓦特第i个勒瓦特RA TE 0:N卓升:
ü TP UTS TRO使用规定,以在D IC一德日EP重新senceofan
再添加SSON前作8 -b它万亩ltip乐xedbus 。吨他AS林权证是用来DEMU ltip乐第x个EE IG HT
乐AST的IG IFIC antadd重新SSB的来回第m个EDA TA总线。 A S是V A ILA B嘞个五六
S·C
5瓦特简前作
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F IG ü重3
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O
DS
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O
R W _n
(R E A D / W仪式)
O
AS
(A D D重新S S S TRO B五)
O
P A -P 0一7 / P B 0 -P B 7
(在P ü吨/ O ü ü TP T L在电子商务S)
I / O
A 8 -A 1 2
(H IG H 2 O RD è R A D D重新S S小
L的电子旗下)
O
B 0 -B 7
(A D D重新S S小/ D助教B美国)
I / O
牛逼IM ê
SC 1,0 SC 2
(S 骤米C罗 K)
I
I / O
RYSた升
E X TE RN A L C罗C k的
表1
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第33 4
IA6805E2
微处理器单元
作为量产版00
2007年8月29日
I / O引脚功能
R / W -N DDR
I / O引脚功能
0
0
在I / O引脚处于输入模式。数据
写入到输出数据锁存器。
0
1
数据被写入到数据锁存器的输出和
输出到I / O引脚。
1
0
在I / O引脚的状态被读取。
1
1
在I / O引脚处于输出模式。该
输出数据锁存器读出。
I / O端口电路和寄存器配置:
数据方向
注册
TO
LATCHED
产量
数据位
产量
I / O
中央处理器
输入
REG
输入
I / O
7
6
5
4
3
2
1
0
$0004 ($0005)
数据方向
DDA7 DDA6 DDA5 DDA4 DDA3 DDA2 DDA1 DDA0
A(B )
( DDB7 ) ( DDB6 ) ( DDB5 ) ( DDB4 ) ( DDB3 ) ( DDB2 ) ( DDB1 ) ( DDB0 )
注册
PORT A(B )
注册
$0000 ($0001)
PA7
(PB7)
PA6
(PB6)
PA5
(PB5)
PA4
(PB4)
PA3
(PB3)
PA2
(PB2)
PA1
(PB1)
PA0
(PB0)
图2. PA0 - PA7 / PB0 - PB7 (输入/输出口)
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第33 5
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