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由MC145482 / D
产品预览
5 V 13 - bit线性PCM
编解码器，过滤器
该MC145482是一个13位的线性PCM编解码器，过滤器与二进制补码的数据
格式，并采用20引脚SOG和SSOP封装提供。该装置
进行语音数字化和重建以及频带限制
和平滑所需的语音编码在数字通信系统。
此装置被设计在同步和异步操作
应用程序，并包含一个片上精密基准电压。
这个设备具有一个输入端的运算放大器，它的输出是输入到
编码器部分。编码器部分立即低通滤波器的模拟
具有活性的R -C滤波器的信号，以消除从非常高频率的噪音
调制下至通带通过的开关电容滤波器。从
活性的R -C滤波器，将模拟信号转换为差分信号。由此
点，所有的模拟信号处理被差分进行。这样可以使处理
模拟信号是两次通过一单端所允许的振幅的
设计，从而降低了噪音的意义都反转和
非反相的信号路径。此差分设计的另一个优点是，
噪声通过电源注入是一个共模信号，该信号
取消时反相和非反相的信号被重新组合。这
极大地提高了电源抑制比。
差分转换器之后，一个差分开关电容滤波器频带 -
通过从200赫兹到3400赫兹的模拟信号的信号被数字化之前
由差分13位线性A / D转换。数字输出为2s
补码格式。
该解码器的数字输入接受二进制补码的数据并重建它
使用差13比特线性的D / A转换器。在D的输出/ A是
低通滤波在3400赫兹和由差的SiN x / X的补偿切换
电容滤波。该信号然后由一个活性的R -C滤波器滤波，以消除所述
出的带外能量的开关电容滤波器的。
的MC145482 PCM编码解码滤波器具有高阻抗的VAG基准销
这允许内部电路生成的去耦
中间电源VAG参考电压到VSS电源接地。这
减少了当外部模拟信号的模拟电路的时钟噪声
引用到电源接地。
该MC145482 13位线性PCM编解码器，过滤器，可同时接收短帧
同步和长帧同步时钟格式，并采用CMOS由于其可靠
低功耗的性能和成熟的能力，为复杂的模拟/数字VLSI
功能。
采用5 V单电源供电
13位线性ADC / DAC转换与二进制补码数据格式
25毫瓦，省电0.01 mW的典型功耗
全差分模拟电路设计的低噪声
传输带通和接收低通滤波器片
发送高通滤波器可通过引脚选择被跳过的
活跃的R- C预过滤和后过滤
片内精密基准电压1.575 V为0 dBm的TLP
@ 600
从7 K至16 K个样本/ s的全双工采样率
3端子输入运算放大器可以使用，或2通道输入多路复用器
21分贝在同步3分贝步骤 - 从0 dB接收增益控制
手术
推挽式300
使用外部增益功率驱动器调整
MC145482
DW后缀
SOG套餐
CASE 751D
20
1
20
SD后缀
SSOP
CASE 940C
1
订购信息
MC145482DW
MC145482SD
SOG套餐
SSOP
引脚分配
VAG参考
RO “
PI
PO
PO +
VDD
FSR
DR
BCLKR
PDI
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VAG
TI +
TI
TG
HB
VSS
FST
DT
BCLKT
MCLK
本文件包含有关正在开发中的产品信息。摩托罗拉保留不另行通知变更或终止本产品的权利。
REV 0
3/97 TN97032700
摩托罗拉1997年公司
摩托罗拉
MC145482
1
接受
移
注册
RO
PI
–
+
SHARED
DAC
PO +
VDD
VSS
VAG参考
VAG
1
VSS
R*
–1
VDD
R*
1.575 V
REF
顺序
和
控制
频率
DAC
DR
宝=
FSR
BCLKR
PDI
MCLK
BCLKT
FST
TG
TI -
TI +
–
+
频率
HB
ADC
发送
移
注册
DT
图1. MC145482 13位线性PCM编码解码滤波器的框图
设备描述
的PCM编解码器，过滤器，用于数字化和reconstruct-
荷兰国际集团的人声。这些装置主要用于使用
电话网，以促进语音转换和反式
使命。一旦语音被数字化，它可通过切换
数字切换方法或传输距离长（ T1 ，
微波，卫星等） ，而不会降低。名字
编解码器是从'编码器'的模拟到数字的首字母缩写
转换器（ADC），用于数字化语音，以及'解码器''为
数字 - 模拟转换器（DAC），用于reconstruct-
荷兰国际集团的声音。编码解码器是同时做两ADC的单台设备
和DAC转换。
数字化语音可理解需要一个信号对失真
的大约30dB以上的大约40分贝动态范围的比例。
这可以通过用一个线性13位ADC和
DAC 。的MC145482满足这些要求，并且可以
用作模拟前端使用的DSP语音编码器
技术以进一步压缩数字数据流。
在采样环境中，奈奎斯特理论认为，以
正确采样的连续信号时，它必须在一个采样
频率高于两倍的信号的最高频率较高
组件。声音中包含上述3千赫的频谱能量，但
它的缺失是不损害可懂度。以减少
数字数据速率，这是正比于采样速率，一个
8 kHz采样率获得通过，具有频带 - 一致
宽度为3千赫。此采样需要一个低通滤波器，以
从扭曲限制上述3千赫的高频能量
带内的信号。电话线也受
50/60赫兹电源线耦合，其必须被衰减
从模拟到之前通过高通滤波器的信号
数字转换器。的MC145482包括一个高通滤波器
用于与现有的电话应用程序的兼容性，但它
可以从模拟输入信号路径被去除
高通旁路引脚。
数字 - 模拟转换过程中重构一个
所需的带内信号，该信号具有楼梯版本
带内信号的光谱图像调制有关
采样频率及其谐波。这些光谱图像
是所谓的混叠成分，其中需要被衰减
以获得所需的信号。低通滤波器用于AT-
tenuate这些混叠成分通常被称为重
建设或平滑滤波器。
的MC145482 PCM编码解码滤波器具有编解码器，这两个
presampling和重建滤波器和电压精度
片上年龄参考。
MC145482
2
摩托罗拉
引脚说明
电源
VDD
正电源（引脚6 ）
这是最正的电源，通常是CON-
连接至+ 5V。该引脚应去耦至VSS用
0.1
F
陶瓷电容器。
VSS
负电源（引脚15 ）
这是最负的电源，通常是
连接到0V。
VAG
模拟地输出（引脚20 ）
此输出引脚提供一个中间电源模拟地。这
引脚应去耦至VSS具有0.01
F
陶瓷钙
pacitor 。此设备中的所有模拟信号处理是REF-
所引用，此引脚。如果音频信号进行处理是
参考V SS ，则必须特别注意使用
为了避免在V SS和VAG引脚的噪音。参考AP-
本文件的更多信息，褶皱的信息。
在VAG引脚变为高阻抗时，此设备
在掉电模式。
VAG参考
模拟地基准旁路（引脚1 ）
该引脚用于电容旁路片上circuit-
Ry的生成中间电源电压VAG输出
引脚。该引脚应旁路到VSS与0.1
F
ceram-
IC电容用短而低电感的痕迹。在VAG参考
销仅用于产生参考电压的
VAG引脚。没有被连接到该管脚除了
的旁路电容器。在这所有的模拟信号处理
装置被引用到VAG销。如果音频信号是
处理是参照VSS ，那么特殊的预防措施
必须利用以避免VSS和VAG销之间的噪声。
请参阅应用信息本文档中
更多的信息。当该装置处于掉电
模式下， VAG REF引脚拉至与VDD电源
一个非线性的，高阻抗电路。
控制
HB
传高通滤波器旁路（引脚16 ）
该引脚选择发送高通滤波器是否会
可以使用或旁路，允许以下的频率
以进行数字化200Hz到出现在ADC的输入端。这
高通滤波器是三阶滤波器，用于衰减电力线
频率，通常50/60赫兹。逻辑低电平选择这个过滤器。
逻辑高电平会取消或者绕过这个过滤器。当过滤器
被旁路，所述发射的频率响应向下延伸
直流。
PDI
关断输入（引脚10 ）
该引脚使器件进入低功耗模式
当一个逻辑0被施加。当该器件掉电，
所有的时钟被门断开，所有的偏置电流被接通
关闭，这将导致RO- ， PO- ， PO + ， TG ， VAG ，和DT是─
来到高阻抗。该设备将正常工作
当一个逻辑1被应用到该引脚。该设备经过
一，当该引脚被送到一个逻辑1电顺序
状态，从而防止DT PCM输出从变低im-
pedance用于至少两个周期的FST 。在VAG和VAG参考
电路和信号处理滤波器必须沉降出来BE-
脱颖而出的DT PCM输出或RO-接收模拟输出
将代表一个有效的模拟信号。
模拟接口
TI +
传输模拟输入（同相） （引脚19 ）
这是发送的输入增益的非反相输入端
设置运算放大器。该引脚可容纳一个differ-
无穷区间为单端电路的输入增益设置运
功放。这允许被引用到V SS的输入信号
引脚为电平移位到VAG引脚的最小噪声。
该管脚可被连接到所述的VAG销为一反相
如果输入信号是已经为参考放大器配置
转制为VAG引脚。在TI +的共模范围
和TI-引脚为1.2 V，以V DD零下1.2 V.这是一个FET
门控输入。
在TI +引脚也作为了一个数字输入控制
发送输入多路复用器。连接TI +引脚连接到V DD会
放置此放大器的输出（TG）为高阻抗
状态，并且选择的TG销以用作高阻抗
输入到发射滤波器。连接TI +引脚连接到VSS会
也把这个放大器的输出（ TG）为高阻抗
态，并选择TI-销以用作高阻抗
输入到发射滤波器。
TI
传输模拟输入（反相） （引脚18 ）
这是的发射增益的反相输入端设置OP-
erational放大器。增益设置电阻通常是CON-
从这个引脚TG从这个引脚的模拟连接的
信号源。在TI +和TI-的共模范围
引脚为1.2 V至VDD - 1.2 V.这是一个FET的栅极输入。
的TI-销兼作发射输入之一mulit-
多路复用器引脚，当TI +引脚连接到VSS 。当TI +
连接到VDD时，此引脚被忽略。见销descrip-
系统蒸发散的TI +和TG的标签以获得更多信息。
TG
发送增益（引脚17 ）
这是的发射增益的输出设定操作
放大器和输入到发射带通滤波器。这
运算放大器能够驱动一个2 kΩ的负载。连接TI +
引脚连接到VDD将放置TG引脚为高阻抗状态，
和选择的TG销以用作高阻抗输入，以
发射滤波器。在此引脚的所有信号都参考了
VAG引脚。当TI +连接到VSS ，该引脚被忽略。
请参阅TI +和TI-引脚引脚说明更多的IN-
形成。该引脚为高阻抗时，该设备是在
在掉电模式。
RO “
接收模拟输出（反相） （ 2脚）
这是接收平滑滤波器的反相输出
从数字 - 模拟转换器。此输出能
驾驶2 k负载到1.575 V峰引用到VAG
引脚。如果该装置被操作时的半通道与FST销
时钟和FSR引脚保持低电平时，接收滤波器的输入会
摩托罗拉
MC145482
3
连接到VAG电压。这在最大程度地减少瞬变
当全频道操作是通过恢复RO-销
时钟的FSR引脚。该引脚为高阻抗时，
设备处于断电状态。
PI
功放输入端（引脚3 ）
这是反相输入到PO-放大器。非
反相输入PO-放大器内部连接到
VAG引脚。该PI和PO-引脚用于外部电阻
在反相运算放大器电路的增益器来设置增益
PO +和PO-推挽功率放大输出。连接 -
荷兰国际集团PI到VDD将电源在电源驱动器放大器和
在PO +和PO-输出将是高阻抗。
PO
功率放大器的输出（反相） （引脚4 ）
这是反相功率放大器的输出，它被用来
以提供一个反馈信号给PI销设置的增益
推挽功率放大器输出。该引脚可
驾驶300
负载PO + 。该PO +和PO-输出
差（推拉），并能够驱动300
负载
3.15 V峰值，这是6.3伏峰 - 峰值。偏置电压
而这个输出信号的参考是VAG引脚。在VAG
引脚不能源出或吸入尽可能多的电流，该引脚和
因此，低阻抗负载必须是PO +之间
PO- 。该PO +和PO-差分驱动器也能
驾驶100
阻性负载或100 nF的压电
换能器串联一个20
电阻用smalll IN-
打折失真。这些驱动器可以用来驱动重新
的sistive负荷
≥
32
当PO-的增益设置为1/4或
减。 PI连接到VDD将电源在电源驱动器
放大器和PO +和PO-输出将是高阻抗
ANCE 。该引脚也高阻抗时，该设备是
由PDI引脚关断。
PO +
功放输出（非反相） （引脚5 ）
这是在非反相功率放大器的输出，这是
反相版本在PO-信号。该引脚可
驾驶300
加载到PO- 。 PI连接到VDD会
掉电电源驱动放大器和PO +和
PO-输出将是高阻抗。该引脚也很高im-
当装置断电时由PDI销pedance 。
见PI和PO-以获取更多信息。
数字接口
MCLK
主时钟（引脚11 ）
这是主时钟输入引脚。时钟信号施加
这个引脚用来产生内部256 kHz时钟和
该开关电容滤波器， ADC的测序信号
和DAC 。内部预分频器逻辑比较的时钟
该引脚在FST （ 8 kHz）的时钟，并自动将
接受256 ， 512 ， 1536 ， 1544 ， 2048 ， 2560 ，或4096千赫。为
256和512 kHz的MCLK频率， MCLK必须同步
异步的，大约上升沿对准FST 。为
最佳的性能，在1.536 MHz的频率，
高， MCLK应该是同步的，大约利培
荷兰国际集团边缘对齐的FST的上升沿。在很多应用
褶皱， MCLK可以绑在BCLKT销。
FST
帧同步，发送（引脚14 ）
该引脚接受一个8 kHz的时钟同步输出
把串行PCM数据在DT引脚。此输入的COM
兼容与两个长帧同步和短帧同步。如果
无论FST和FSR保持低电平数8 kHz的帧时，
设备将关机。 FST必须定时为设备
到向上affter被关机由帧同步供电。
BCLKT
位时钟，发送端（引脚12 ）
这个引脚控制发送PCM数据的传输速率。在
符号位的同步模式的扩展和接收
增益调整，该BCLKT还控制的传输速率
接收PCM数据。该引脚可以接受任何位时钟frequen-
CY从256到4096千赫长帧同步和短
帧同步定时。
DT
数据传输（引脚13 ）
这个引脚通过FST和BCLKT控制，高im-
pedance输出PCM数据时除外。该引脚为高电平
阻抗时，该设备处于断电模式。
FSR
帧同步，接收端（引脚7 ）
该引脚接受一个8 kHz的时钟，同步
在DR引脚串行PCM数据的输入。 FSR可
异步FST在长帧同步或短
帧同步模式。
BCLKR
位时钟，接收端（引脚9 ）
该引脚接受任何位时钟频率从256到4096
千赫。当BCLKR销也被用作模式选择引脚时
没有时钟数为8 kHz帧。该BCKLT销
用于时钟接收PCM数据传输时的
BCLKR引脚没有被计时。当BCLKR pinis一
逻辑0时，符号位的扩展同步模式被选择时，
它采用与前四个比特被设置为16位传输
签位。当BCLKR引脚为逻辑1 ，接收增益
调整同步模式被选择时，它使用一个13位的
传送用于发送PCM数据，但是使用的是16位传送
为在接收侧，用13位的声音数据是第一时，请按照
由3位，控制所述重新衰减lowed
人为对象的模拟输出。
DR
数据，接收端（引脚8 ）
该引脚为PCM数据输入。请参阅该引脚说明
FSR ， BCLKR和BCKLT以获取更多信息。
MC145482
4
摩托罗拉
功能说明
模拟接口和信号路径
这个设备的发送部分包括一个低噪声，
三端运算放大器能够驱动2 kΩ的负载。这
运算放大器TI + （引脚19 ）和TI- （引脚18 ）和它的投入
输出为TG （引脚17 ） 。该运算放大器旨在成为置信
gured在反相增益电路。模拟信号可以是
直接施加到TG销如果该发射运算放大器是不知疲倦
pendently断电的TI +输入连接到
VDD电源。在TG端子变为高阻抗
当发送运算放大器断电。 TG的引脚
内部连接到一个3极抗混叠的预过滤器。这
预过滤器包括一个2极巴特沃斯有源低通
过滤器，接着是单个无源极。该预过滤器是跟着
由单端lowed至差分转换器，它是
主频为512千赫。所有后续的模拟处理泌尿道感染
lizes全差分电路。接下来的部分是全昼夜温差
髓鞘，5-极开关电容器低通滤波器，带
3.4 kHz的截止频率。此过滤器后是一个3极
具有截止频开关电容高通滤波器
昆西约200Hz 。这种高通阶段都有反
使命零直流，消除来自任何直流到来
模拟输入或从在预累计运算放大器的偏移
割让滤波器阶段。高通滤波器可以被绕过或
从由HB引脚的信号路径中删除。当高
通滤波器被旁路时，频率响应扩展
下降到包括直流。高通滤波器的最后阶段是
一个自动调零采样和保持放大器。
一个带隙电压基准发生器和数字 -
数模转换器（DAC ）是由发射和重新共享
人为对象的部分。该自动调零，开关电容
带隙基准源产生精确的正，负
参考电压是几乎独立于温度的
自命电源电压。电容阵列（华助会）是
结合电阻串（ RDAC ）实施
13位线性DAC的结构。编码过程中使用的
DAC的参考电压，和一帧接一帧的自动
零比较器来实现连续的近似值
化转换算法。所有模拟电路的参与
在数据转换（参考电压， RDAC ， CDAC ，
和比较器）是用差architec-实施
真实存在。
所述接收部分包括：将DAC如上所述，一个
采样保持放大器，一个5杆， 3400 Hz的钙交换
pacitor低通滤波器的SiN x / X的校正，和一个二极
有源平滑滤波器，以减少的频谱分量
开关电容滤波器。平滑滤波器的输出
之三是由一个放大器，它是在RO-引脚输出进行缓冲。
该输出能够驱动一个2 k负载到VAG引脚。
的MC145482还具有一对功率放大器是
连接成推挽构型。该PI引脚是在 -
反相输入端的PO-功率放大器。非反相
输入内部连接到VAG引脚。这允许该放大器
要使用在一个反相增益电路具有两个外部电阻
器。该PO +放大器具有减一的增益，并且是IN-
ternally连接到PO-输出。这种完整的电源
放大器电路是一个差分（推挽）放大器AD-
justable增益。功率放大器可以掉电IN-
依赖性的芯片的其余部分通过连接在PI销到
VDD 。
这个13位的两个ADC和DAC的校准水平
线性PCM编解码器，过滤器是参照Mu律与
关于零交叉同位电压的加权。这再
在0 dBm0的校准水平是3.20分贝以下sults
正弦波的峰值电平削波前。基于参考
1.575 V的电压，校准电平为0.775 V有效值或
0 dBm的600
.
的MC145482具有衰减接收的能力
在接收增益调节模式下使用时的模拟输出。
此模式是通过将一个逻辑高的访问
BCLKR引脚，而时钟引脚，其余的时钟去甲
马利。这允许将用于三个附加位
控制模拟输出的增益被移入
DR引脚以下的13位语音数据。表1示出
衰减值和相应的数字代码。
表1.接收增益调节模式
系数和衰减计权
系数
000
001
010
011
100
101
110
111
衰减的分贝
0
–3
–6
–9
– 12
– 15
– 18
– 21
掉电
有把这个装置插入一个低的两种方法
功耗模式，这使得该装置nonfunc-
作和消耗几乎没有权力。 PDI是上电
下来，当为低电平输入引脚，可关断
装置。另一种方式在设备下到权力是双方持有
在FST和FSR引脚为低电平，而BCLKT和MCLK引脚
被计时。当芯片掉电时， VAG ， TG ，
RO- ， PO + ， PO-和DT输出为高阻态，
在VAG REF引脚拉至VDD电源与非
线性，高阻抗电路。到芯片返回到pow-
器启动状态，PDI必须高和在FST帧同步脉冲
必须存在，而BCLKT和MCLK引脚
主频。对DT的输出将保持在高阻抗
状态上电后至少有两个8 kHz的FST脉冲。
主时钟
因为这个编解码滤波器的设计有单个DAC architec-
TURE时， MCLK引脚作为主时钟的所有模拟
信号处理，包括模拟 - 数字转换，
数字 - 模拟转换，并且发送和接收滤波器
此装置的tering功能。的时钟频率施加到
在MCLK引脚可能是256千赫， 512千赫， 1.536兆赫，
1.544兆赫， 2.048兆赫， 2.56兆赫，或4.096兆赫。这DE-
副具有预分频器，可自动确定适当的
分比，以用于MCLK输入的，实现了重新
quired 256 kHz内部时钟序列。该时钟再
在MCLK输入quirements是独立的PCM的
数据传输模式（即，长帧同步，短帧
同步，该设备是否是用在同步模式
或不） 。
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5 V 13 - bit线性PCM
编解码器，过滤器
该MC145482是一个13位的线性PCM编解码器，过滤器与二进制补码的数据
格式，并采用20引脚SOG和SSOP封装提供。该装置
进行语音数字化和重建以及频带限制
和平滑所需的语音编码在数字通信系统。
此装置被设计在同步和异步操作
应用程序，并包含一个片上精密基准电压。
这个设备具有一个输入端的运算放大器，它的输出是输入到
编码器部分。编码器部分立即低通滤波器的模拟
具有活性的R -C滤波器的信号，以消除从非常高频率的噪音
调制下至通带通过的开关电容滤波器。从
活性的R -C滤波器，将模拟信号转换为差分信号。由此
点，所有的模拟信号处理被差分进行。这样可以使处理
模拟信号是两次通过一单端所允许的振幅的
设计，从而降低了噪音的意义都反转和
非反相的信号路径。此差分设计的另一个优点是，
噪声通过电源注入是一个共模信号，该信号
取消时反相和非反相的信号被重新组合。这
极大地提高了电源抑制比。
差分转换器之后，一个差分开关电容滤波器频带 -
通过从200赫兹到3400赫兹的模拟信号的信号被数字化之前
由差分13位线性A / D转换。数字输出为2s
补码格式。
该解码器的数字输入接受二进制补码的数据并重建它
使用差13比特线性的D / A转换器。在D的输出/ A是
低通滤波在3400赫兹和由差的SiN x / X的补偿切换
电容滤波。该信号然后由一个活性的R -C滤波器滤波，以消除所述
出的带外能量的开关电容滤波器的。
的MC145482 PCM编码解码滤波器具有高阻抗的VAG基准销
这允许内部电路生成的去耦
中间电源VAG参考电压到VSS电源接地。这
减少了当外部模拟信号的模拟电路的时钟噪声
引用到电源接地。
该MC145482 13位线性PCM编解码器，过滤器，可同时接收短帧
同步和长帧同步时钟格式，并采用CMOS由于其可靠
低功耗的性能和成熟的能力，为复杂的模拟/数字VLSI
功能。
采用5 V单电源供电
13位线性ADC / DAC转换与二进制补码数据格式
25毫瓦，省电0.01 mW的典型功耗
全差分模拟电路设计的低噪声
传输带通和接收低通滤波器片
发送高通滤波器可通过引脚选择被跳过的
活跃的R- C预过滤和后过滤
片内精密基准电压1.575 V为0 dBm的TLP
@ 600
从7 K至16 K个样本/ s的全双工采样率
3端子输入运算放大器可以使用，或2通道输入多路复用器
21分贝在同步3分贝步骤 - 从0 dB接收增益控制
手术
推挽式300
使用外部增益功率驱动器调整
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20
1
20
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1
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SSOP
引脚分配
VAG参考
RO “
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TI +
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注册
RO
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SHARED
DAC
PO +
VDD
VSS
VAG参考
VAG
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R*
1.575 V
REF
顺序
和
控制
频率
DAC
DR
宝=
FSR
BCLKR
PDI
MCLK
BCLKT
FST
TG
TI -
TI +
–
+
频率
HB
ADC
发送
移
注册
DT
图1. MC145482 13位线性PCM编码解码滤波器的框图
设备描述
的PCM编解码器，过滤器，用于数字化和reconstruct-
荷兰国际集团的人声。这些装置主要用于使用
电话网，以促进语音转换和反式
使命。一旦语音被数字化，它可通过切换
数字切换方法或传输距离长（ T1 ，
微波，卫星等） ，而不会降低。名字
编解码器是从'编码器'的模拟到数字的首字母缩写
转换器（ADC），用于数字化语音，以及'解码器''为
数字 - 模拟转换器（DAC），用于reconstruct-
荷兰国际集团的声音。编码解码器是同时做两ADC的单台设备
和DAC转换。
数字化语音可理解需要一个信号对失真
的大约30dB以上的大约40分贝动态范围的比例。
这可以通过用一个线性13位ADC和
DAC 。的MC145482满足这些要求，并且可以
用作模拟前端使用的DSP语音编码器
技术以进一步压缩数字数据流。
在采样环境中，奈奎斯特理论认为，以
正确采样的连续信号时，它必须在一个采样
频率高于两倍的信号的最高频率较高
组件。声音中包含上述3千赫的频谱能量，但
它的缺失是不损害可懂度。以减少
数字数据速率，这是正比于采样速率，一个
8 kHz采样率获得通过，具有频带 - 一致
宽度为3千赫。此采样需要一个低通滤波器，以
从扭曲限制上述3千赫的高频能量
带内的信号。电话线也受
50/60赫兹电源线耦合，其必须被衰减
从模拟到之前通过高通滤波器的信号
数字转换器。的MC145482包括一个高通滤波器
用于与现有的电话应用程序的兼容性，但它
可以从模拟输入信号路径被去除
高通旁路引脚。
数字 - 模拟转换过程中重构一个
所需的带内信号，该信号具有楼梯版本
带内信号的光谱图像调制有关
采样频率及其谐波。这些光谱图像
是所谓的混叠成分，其中需要被衰减
以获得所需的信号。低通滤波器用于AT-
tenuate这些混叠成分通常被称为重
建设或平滑滤波器。
的MC145482 PCM编码解码滤波器具有编解码器，这两个
presampling和重建滤波器和电压精度
片上年龄参考。
MC145482
2
摩托罗拉
引脚说明
电源
VDD
正电源（引脚6 ）
这是最正的电源，通常是CON-
连接至+ 5V。该引脚应去耦至VSS用
0.1
F
陶瓷电容器。
VSS
负电源（引脚15 ）
这是最负的电源，通常是
连接到0V。
VAG
模拟地输出（引脚20 ）
此输出引脚提供一个中间电源模拟地。这
引脚应去耦至VSS具有0.01
F
陶瓷钙
pacitor 。此设备中的所有模拟信号处理是REF-
所引用，此引脚。如果音频信号进行处理是
参考V SS ，则必须特别注意使用
为了避免在V SS和VAG引脚的噪音。参考AP-
本文件的更多信息，褶皱的信息。
在VAG引脚变为高阻抗时，此设备
在掉电模式。
VAG参考
模拟地基准旁路（引脚1 ）
该引脚用于电容旁路片上circuit-
Ry的生成中间电源电压VAG输出
引脚。该引脚应旁路到VSS与0.1
F
ceram-
IC电容用短而低电感的痕迹。在VAG参考
销仅用于产生参考电压的
VAG引脚。没有被连接到该管脚除了
的旁路电容器。在这所有的模拟信号处理
装置被引用到VAG销。如果音频信号是
处理是参照VSS ，那么特殊的预防措施
必须利用以避免VSS和VAG销之间的噪声。
请参阅应用信息本文档中
更多的信息。当该装置处于掉电
模式下， VAG REF引脚拉至与VDD电源
一个非线性的，高阻抗电路。
控制
HB
传高通滤波器旁路（引脚16 ）
该引脚选择发送高通滤波器是否会
可以使用或旁路，允许以下的频率
以进行数字化200Hz到出现在ADC的输入端。这
高通滤波器是三阶滤波器，用于衰减电力线
频率，通常50/60赫兹。逻辑低电平选择这个过滤器。
逻辑高电平会取消或者绕过这个过滤器。当过滤器
被旁路，所述发射的频率响应向下延伸
直流。
PDI
关断输入（引脚10 ）
该引脚使器件进入低功耗模式
当一个逻辑0被施加。当该器件掉电，
所有的时钟被门断开，所有的偏置电流被接通
关闭，这将导致RO- ， PO- ， PO + ， TG ， VAG ，和DT是─
来到高阻抗。该设备将正常工作
当一个逻辑1被应用到该引脚。该设备经过
一，当该引脚被送到一个逻辑1电顺序
状态，从而防止DT PCM输出从变低im-
pedance用于至少两个周期的FST 。在VAG和VAG参考
电路和信号处理滤波器必须沉降出来BE-
脱颖而出的DT PCM输出或RO-接收模拟输出
将代表一个有效的模拟信号。
模拟接口
TI +
传输模拟输入（同相） （引脚19 ）
这是发送的输入增益的非反相输入端
设置运算放大器。该引脚可容纳一个differ-
无穷区间为单端电路的输入增益设置运
功放。这允许被引用到V SS的输入信号
引脚为电平移位到VAG引脚的最小噪声。
该管脚可被连接到所述的VAG销为一反相
如果输入信号是已经为参考放大器配置
转制为VAG引脚。在TI +的共模范围
和TI-引脚为1.2 V，以V DD零下1.2 V.这是一个FET
门控输入。
在TI +引脚也作为了一个数字输入控制
发送输入多路复用器。连接TI +引脚连接到V DD会
放置此放大器的输出（TG）为高阻抗
状态，并且选择的TG销以用作高阻抗
输入到发射滤波器。连接TI +引脚连接到VSS会
也把这个放大器的输出（ TG）为高阻抗
态，并选择TI-销以用作高阻抗
输入到发射滤波器。
TI
传输模拟输入（反相） （引脚18 ）
这是的发射增益的反相输入端设置OP-
erational放大器。增益设置电阻通常是CON-
从这个引脚TG从这个引脚的模拟连接的
信号源。在TI +和TI-的共模范围
引脚为1.2 V至VDD - 1.2 V.这是一个FET的栅极输入。
的TI-销兼作发射输入之一mulit-
多路复用器引脚，当TI +引脚连接到VSS 。当TI +
连接到VDD时，此引脚被忽略。见销descrip-
系统蒸发散的TI +和TG的标签以获得更多信息。
TG
发送增益（引脚17 ）
这是的发射增益的输出设定操作
放大器和输入到发射带通滤波器。这
运算放大器能够驱动一个2 kΩ的负载。连接TI +
引脚连接到VDD将放置TG引脚为高阻抗状态，
和选择的TG销以用作高阻抗输入，以
发射滤波器。在此引脚的所有信号都参考了
VAG引脚。当TI +连接到VSS ，该引脚被忽略。
请参阅TI +和TI-引脚引脚说明更多的IN-
形成。该引脚为高阻抗时，该设备是在
在掉电模式。
RO “
接收模拟输出（反相） （ 2脚）
这是接收平滑滤波器的反相输出
从数字 - 模拟转换器。此输出能
驾驶2 k负载到1.575 V峰引用到VAG
引脚。如果该装置被操作时的半通道与FST销
时钟和FSR引脚保持低电平时，接收滤波器的输入会
摩托罗拉
MC145482
3
连接到VAG电压。这在最大程度地减少瞬变
当全频道操作是通过恢复RO-销
时钟的FSR引脚。该引脚为高阻抗时，
设备处于断电状态。
PI
功放输入端（引脚3 ）
这是反相输入到PO-放大器。非
反相输入PO-放大器内部连接到
VAG引脚。该PI和PO-引脚用于外部电阻
在反相运算放大器电路的增益器来设置增益
PO +和PO-推挽功率放大输出。连接 -
荷兰国际集团PI到VDD将电源在电源驱动器放大器和
在PO +和PO-输出将是高阻抗。
PO
功率放大器的输出（反相） （引脚4 ）
这是反相功率放大器的输出，它被用来
以提供一个反馈信号给PI销设置的增益
推挽功率放大器输出。该引脚可
驾驶300
负载PO + 。该PO +和PO-输出
差（推拉），并能够驱动300
负载
3.15 V峰值，这是6.3伏峰 - 峰值。偏置电压
而这个输出信号的参考是VAG引脚。在VAG
引脚不能源出或吸入尽可能多的电流，该引脚和
因此，低阻抗负载必须是PO +之间
PO- 。该PO +和PO-差分驱动器也能
驾驶100
阻性负载或100 nF的压电
换能器串联一个20
电阻用smalll IN-
打折失真。这些驱动器可以用来驱动重新
的sistive负荷
≥
32
当PO-的增益设置为1/4或
减。 PI连接到VDD将电源在电源驱动器
放大器和PO +和PO-输出将是高阻抗
ANCE 。该引脚也高阻抗时，该设备是
由PDI引脚关断。
PO +
功放输出（非反相） （引脚5 ）
这是在非反相功率放大器的输出，这是
反相版本在PO-信号。该引脚可
驾驶300
加载到PO- 。 PI连接到VDD会
掉电电源驱动放大器和PO +和
PO-输出将是高阻抗。该引脚也很高im-
当装置断电时由PDI销pedance 。
见PI和PO-以获取更多信息。
数字接口
MCLK
主时钟（引脚11 ）
这是主时钟输入引脚。时钟信号施加
这个引脚用来产生内部256 kHz时钟和
该开关电容滤波器， ADC的测序信号
和DAC 。内部预分频器逻辑比较的时钟
该引脚在FST （ 8 kHz）的时钟，并自动将
接受256 ， 512 ， 1536 ， 1544 ， 2048 ， 2560 ，或4096千赫。为
256和512 kHz的MCLK频率， MCLK必须同步
异步的，大约上升沿对准FST 。为
最佳的性能，在1.536 MHz的频率，
高， MCLK应该是同步的，大约利培
荷兰国际集团边缘对齐的FST的上升沿。在很多应用
褶皱， MCLK可以绑在BCLKT销。
FST
帧同步，发送（引脚14 ）
该引脚接受一个8 kHz的时钟同步输出
把串行PCM数据在DT引脚。此输入的COM
兼容与两个长帧同步和短帧同步。如果
无论FST和FSR保持低电平数8 kHz的帧时，
设备将关机。 FST必须定时为设备
到向上affter被关机由帧同步供电。
BCLKT
位时钟，发送端（引脚12 ）
这个引脚控制发送PCM数据的传输速率。在
符号位的同步模式的扩展和接收
增益调整，该BCLKT还控制的传输速率
接收PCM数据。该引脚可以接受任何位时钟frequen-
CY从256到4096千赫长帧同步和短
帧同步定时。
DT
数据传输（引脚13 ）
这个引脚通过FST和BCLKT控制，高im-
pedance输出PCM数据时除外。该引脚为高电平
阻抗时，该设备处于断电模式。
FSR
帧同步，接收端（引脚7 ）
该引脚接受一个8 kHz的时钟，同步
在DR引脚串行PCM数据的输入。 FSR可
异步FST在长帧同步或短
帧同步模式。
BCLKR
位时钟，接收端（引脚9 ）
该引脚接受任何位时钟频率从256到4096
千赫。当BCLKR销也被用作模式选择引脚时
没有时钟数为8 kHz帧。该BCKLT销
用于时钟接收PCM数据传输时的
BCLKR引脚没有被计时。当BCLKR pinis一
逻辑0时，符号位的扩展同步模式被选择时，
它采用与前四个比特被设置为16位传输
签位。当BCLKR引脚为逻辑1 ，接收增益
调整同步模式被选择时，它使用一个13位的
传送用于发送PCM数据，但是使用的是16位传送
为在接收侧，用13位的声音数据是第一时，请按照
由3位，控制所述重新衰减lowed
人为对象的模拟输出。
DR
数据，接收端（引脚8 ）
该引脚为PCM数据输入。请参阅该引脚说明
FSR ， BCLKR和BCKLT以获取更多信息。
MC145482
4
摩托罗拉
功能说明
模拟接口和信号路径
这个设备的发送部分包括一个低噪声，
三端运算放大器能够驱动2 kΩ的负载。这
运算放大器TI + （引脚19 ）和TI- （引脚18 ）和它的投入
输出为TG （引脚17 ） 。该运算放大器旨在成为置信
gured在反相增益电路。模拟信号可以是
直接施加到TG销如果该发射运算放大器是不知疲倦
pendently断电的TI +输入连接到
VDD电源。在TG端子变为高阻抗
当发送运算放大器断电。 TG的引脚
内部连接到一个3极抗混叠的预过滤器。这
预过滤器包括一个2极巴特沃斯有源低通
过滤器，接着是单个无源极。该预过滤器是跟着
由单端lowed至差分转换器，它是
主频为512千赫。所有后续的模拟处理泌尿道感染
lizes全差分电路。接下来的部分是全昼夜温差
髓鞘，5-极开关电容器低通滤波器，带
3.4 kHz的截止频率。此过滤器后是一个3极
具有截止频开关电容高通滤波器
昆西约200Hz 。这种高通阶段都有反
使命零直流，消除来自任何直流到来
模拟输入或从在预累计运算放大器的偏移
割让滤波器阶段。高通滤波器可以被绕过或
从由HB引脚的信号路径中删除。当高
通滤波器被旁路时，频率响应扩展
下降到包括直流。高通滤波器的最后阶段是
一个自动调零采样和保持放大器。
一个带隙电压基准发生器和数字 -
数模转换器（DAC ）是由发射和重新共享
人为对象的部分。该自动调零，开关电容
带隙基准源产生精确的正，负
参考电压是几乎独立于温度的
自命电源电压。电容阵列（华助会）是
结合电阻串（ RDAC ）实施
13位线性DAC的结构。编码过程中使用的
DAC的参考电压，和一帧接一帧的自动
零比较器来实现连续的近似值
化转换算法。所有模拟电路的参与
在数据转换（参考电压， RDAC ， CDAC ，
和比较器）是用差architec-实施
真实存在。
所述接收部分包括：将DAC如上所述，一个
采样保持放大器，一个5杆， 3400 Hz的钙交换
pacitor低通滤波器的SiN x / X的校正，和一个二极
有源平滑滤波器，以减少的频谱分量
开关电容滤波器。平滑滤波器的输出
之三是由一个放大器，它是在RO-引脚输出进行缓冲。
该输出能够驱动一个2 k负载到VAG引脚。
的MC145482还具有一对功率放大器是
连接成推挽构型。该PI引脚是在 -
反相输入端的PO-功率放大器。非反相
输入内部连接到VAG引脚。这允许该放大器
要使用在一个反相增益电路具有两个外部电阻
器。该PO +放大器具有减一的增益，并且是IN-
ternally连接到PO-输出。这种完整的电源
放大器电路是一个差分（推挽）放大器AD-
justable增益。功率放大器可以掉电IN-
依赖性的芯片的其余部分通过连接在PI销到
VDD 。
这个13位的两个ADC和DAC的校准水平
线性PCM编解码器，过滤器是参照Mu律与
关于零交叉同位电压的加权。这再
在0 dBm0的校准水平是3.20分贝以下sults
正弦波的峰值电平削波前。基于参考
1.575 V的电压，校准电平为0.775 V有效值或
0 dBm的600
.
的MC145482具有衰减接收的能力
在接收增益调节模式下使用时的模拟输出。
此模式是通过将一个逻辑高的访问
BCLKR引脚，而时钟引脚，其余的时钟去甲
马利。这允许将用于三个附加位
控制模拟输出的增益被移入
DR引脚以下的13位语音数据。表1示出
衰减值和相应的数字代码。
表1.接收增益调节模式
系数和衰减计权
系数
000
001
010
011
100
101
110
111
衰减的分贝
0
–3
–6
–9
– 12
– 15
– 18
– 21
掉电
有把这个装置插入一个低的两种方法
功耗模式，这使得该装置nonfunc-
作和消耗几乎没有权力。 PDI是上电
下来，当为低电平输入引脚，可关断
装置。另一种方式在设备下到权力是双方持有
在FST和FSR引脚为低电平，而BCLKT和MCLK引脚
被计时。当芯片掉电时， VAG ， TG ，
RO- ， PO + ， PO-和DT输出为高阻态，
在VAG REF引脚拉至VDD电源与非
线性，高阻抗电路。到芯片返回到pow-
器启动状态，PDI必须高和在FST帧同步脉冲
必须存在，而BCLKT和MCLK引脚
主频。对DT的输出将保持在高阻抗
状态上电后至少有两个8 kHz的FST脉冲。
主时钟
因为这个编解码滤波器的设计有单个DAC architec-
TURE时， MCLK引脚作为主时钟的所有模拟
信号处理，包括模拟 - 数字转换，
数字 - 模拟转换，并且发送和接收滤波器
此装置的tering功能。的时钟频率施加到
在MCLK引脚可能是256千赫， 512千赫， 1.536兆赫，
1.544兆赫， 2.048兆赫， 2.56兆赫，或4.096兆赫。这DE-
副具有预分频器，可自动确定适当的
分比，以用于MCLK输入的，实现了重新
quired 256 kHz内部时钟序列。该时钟再
在MCLK输入quirements是独立的PCM的
数据传输模式（即，长帧同步，短帧
同步，该设备是否是用在同步模式
或不） 。
摩托罗拉
MC145482
5
QQ：2881677436 复制
