MC100EP196
3.3V ECL可编程
延迟芯片与FTUNE
该MC100EP196是一个可编程延迟片（PDC）设计的
主要用于时钟偏移校正和定时调整。它提供了变量
延迟差分NECL / PECL输入过渡。它具有类似
架构的EP195 ，以期进一步VCO的调谐到所添加的特征
http://onsemi.com
使用延迟FTUNE引脚。该FTUNE输入有模拟电压
从V
CC
到V
EE
微调的输出延迟从0到60 ps的。
记号
延迟部由门的可编程矩阵和
图*
多路转换器中所示的逻辑图，图2的延迟增量
的EP196具有大约10皮秒和净一个数字选择的分辨率
射程可达10.2纳秒。所需的延迟时间的选择通过10数据选择
MC100
输入D [ 9：0]的值和由LEN控制（引脚10）。在低水平
EP196
LEN允许的实时延迟值由一个透明的LOAD模式
AWLYYWW
D [ 9：0] 。低电平到高电平的跳变LEN将锁定， HOLD
LQFP32
FA后缀
32
目前对D中的任何后续更改当前值[ 10 ： 0 ] 。该
CASE 873A
对于不同的关联来D0自来水号大约的延迟值（ LSB ）
1
至D9 （ MSB），示于表5 。
因为EP196是使用链复用器设计的，它有一个
A
=大会地点
2.4 ns的固定最小延迟。一个额外的针，D10，提供了一种用于
WL
=晶圆地段
控制引脚14和15 ， CASCADE和级联，也锁定
YY
=年
WW
=工作周
通过LEN ，在级联多个的pdc增加可编程
范围内。级联逻辑可以完全控制多个的PDCs的。
从全“1”状态的开关器件在D：与SETMAX LOW [ 0 9 ]
到D上的所有“ 0 ”状态[ 0 ： 9] SETMAX高会增加
*有关其他标识信息，请参阅
应用笔记AND8002 / D 。
延迟相当于“ D0 ” ，最小增量。
选择输入引脚，D [ 10：0] ，可以是阈值控制由
V之间的互连组合
EF
（引脚7 ）和V
CF
（引脚8 ）
为LVCMOS ， ECL ，或LVTTL电平信号。 LVTTL和LVCMOS
订购信息
操作仅在PECL模式下可用。对于LVCMOS输入电平，
请参阅包装详细的订购和发货信息
尺寸部分本数据手册的第17页上。
离开V
CF
和V
EF
开。对于ECL运行，短期V
CF
和V
EF
（脚7和8）。对于LVTTL电平操作，连接一个1.5 V电源
参考V
CF
离开开V
EF
引脚。 1.5 V基准电压
到V
CF
引脚可以通过放置之间的2.2千瓦的电阻来实现
V
CF
和V
EE
3.3 V电源。
在V
BB
销，内部产生的电源电压，提供给
仅此设备。对于单端输入条件，未使用
差动输入被连接到V
BB
作为切换基准电压。
V
BB
还可以rebias AC耦合输入。在使用时，去耦V
BB
和V
CC
通过0.01
mF
电容和限制电流供应或吸收
0.5毫安。当不使用时，V
BB
应由开放。
100系列包含温度补偿。
最大频率> 1.2 GHz的典型
打开输入默认状态
可编程范围：0 ns至10 ns的
安全钳上的投入
延时范围： 2.4 ns至12.4纳秒
在EN引脚为逻辑高电平将迫使Q为逻辑
低
10 ps的增量
D [ 10 ： 0 ]可以接受ECL ， LVCMOS ， LVTTL或
PECL模式经营范围：
输入
V
CC
= 3.0 V至3.6 V与V
EE
= 0 V
V
BB
输出参考电压
NECL模式经营范围：
V
CC
= 0 V与V
EE
= -3.0 V至-3.6 V
半导体元件工业有限责任公司，2004
1
2004年10月 - 10牧师
出版订单号：
MC100EP196/D
MC100EP196
表1.引脚说明
针
23, 25, 26, 27,
29, 30, 31, 32,
1, 2
3
4
5
6
7
8
9, 28
13, 18, 19, 22
10
11
12
14
15
16
17
21
20
名字
D[0:9]
I / O
LVCMOS ， LVTTL ，
ECL输入
LVCMOS ， LVTTL ，
ECL输入
ECL输入
ECL输入
ECL输入
ECL输入
ECL输入
ECL输出
ECL输出
ECL输入
模拟量输入
ECL输出
ECL输出
默认状态
低
描述
单端并行数据输入[ 0 ： 9 ] 。内部75千瓦到V
EE
.
（注1 ）
单端CASCADE /串级控制输入。内置75千瓦
到V
EE
。 （注1 ）
反的差分输入。内部75千瓦到V
EE
.
倒差分输入。内部75千瓦到V
EE
和36.5千瓦至
V
CC
.
ECL参考电压输出
参考电压ECL模式连接
LVCMOS ， ECL ，或LVTTL输入模式选择
负电源电压。所有V
EE
引脚必须在外部CON-
连接至电源，以保证正常运行。 （注2 ）
正电源电压。所有V
CC
引脚必须在外部CON-
连接至电源，以保证正常运行。 （注2 ）
单端D引脚LOAD / HOLD输入。内部75千瓦到V
EE
.
单端的最小延迟设置逻辑输入。内部75千瓦到
V
EE
。 （注1 ）
单端的最大延迟设置逻辑输入。内部75千瓦到
V
EE
。 （注1 ）
倒差分级联输出的D [ 10 ]输入。通常情况之三
及时停止50
W
到V
TT
= V
CC
2 V.
反的差分级联输出的D [ 10 ]输入。通常
终止50
W
到V
TT
= V
CC
2 V.
单端输出使能引脚。内部75千瓦到V
EE
.
微调输入。
反的差分输出。通常情况下终止50
W
to
V
TT
= V
CC
2 V.
倒差分输出。通常情况下终止50
W
to
V
TT
= V
CC
2 V.
D[10]
IN
IN
V
BB
V
EF
V
CF
V
EE
V
CC
LEN
SETMIN
SETMAX
级联
级联
EN
FTUNE
Q
Q
低
低
高
低
低
低
低
1. SETMIN将覆盖SETMAX如果两者都高。 SETMAX和SETMIN将覆盖所有的D [ 0:10 ]输入。
2.所有V
CC
和V
EE
引脚必须从外部连接到电源，以保证正常运行。
http://onsemi.com
3
MC100EP196
表2.控制引脚
针
EN
状态
低（注3）
高
LEN
低（注3）
高
SETMIN
低（注3）
高
SETMAX
低（注3）
高
D10
低
高
功能
输入信号被传播到输出
输出保持逻辑低状态
透明或LOAD模式出现在D [ 0:10 ]实时延迟值。
锁和HOLD模式对D-延迟值[ 0:10 ] D上进一步修改[ 0:10 ]
不承认，不影响延迟。
输出延迟为D集[ 0:10 ]
设置最小输出延迟
输出延迟为D集[ 0:10 ]
设定最大输出延迟
CASCADE输出低电平， CASCADE输出高电平
CASCADE输出低电平， CASCADE输出高电平
3.内部下拉电阻器将提供一个逻辑低电平，如果引脚悬空。
表3.控制D [ 0:10 ]接口
针
状态
V
EF
引脚（注4 ）
无连接
1.5 V
$
100毫伏
ECL模式
LVCMOS模式
LVTTL模式（注5 ）
功能
V
CF
V
CF
V
CF
4.短V
CF
（引脚8）和V
EF
（引脚7 ） 。
5.当LVTTL模式下运行，参考电压可以通过连接一个外部电阻，R提供
CF
（建议电阻值
是2.2千瓦
$5%),
V之间
CF
和V
EE
销。
表4.数据输入允许的工作电压方式表
控制数据选择输入引脚（ D [ 0:10 ] ）
电源
PECL模式经营范围
NECL模式经营范围
LVCMOS
是的
不适用
LVTTL
是的
不适用
LVPECL
是的
不适用
LVNECL
不适用
是的
http://onsemi.com
4
FTUNE
IN
IN
EN
512
GD *
0
1
256
GD *
0
1
128
GD *
0
1
64
GD *
0
1
32
GD *
0
1
16
GD *
0
1
8
GD *
0
1
4
GD *
0
1
2
GD *
0
1
1
GD *
0
1
1
GD *
0
1
Q
Q
图2.逻辑图
LEN
http://onsemi.com
MC100EP196
设置最小
SET MAX
10位锁存器
5
V
BB
V
CF
V
EF
V
EE
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
级联
LATCH
级联
* GD = （ GATE DELAY）约10 ps的延迟每个门
（固定的最小延迟约2.4纳秒）
D10
MC100EP196
3.3V ECL可编程
延迟芯片与FTUNE
该MC100EP196是一个可编程延迟片（PDC）设计的
主要用于时钟偏移校正和定时调整。它提供了变量
延迟差分NECL / PECL输入过渡。它具有类似
架构的EP195 ，以期进一步VCO的调谐到所添加的特征
http://onsemi.com
使用延迟FTUNE引脚。该FTUNE输入有模拟电压
从V
CC
到V
EE
微调的输出延迟从0到60 ps的。
记号
延迟部由门的可编程矩阵和
图*
多路转换器中所示的逻辑图，图2的延迟增量
的EP196具有大约10皮秒和净一个数字选择的分辨率
射程可达10.2纳秒。所需的延迟时间的选择通过10数据选择
MC100
输入D [ 9：0]的值和由LEN控制（引脚10）。在低水平
EP196
LEN允许的实时延迟值由一个透明的LOAD模式
AWLYYWWG
LQFP32
D [ 9：0] 。低电平到高电平的跳变LEN将锁定， HOLD
FA后缀
目前对D中的任何后续更改当前值[ 10 ： 0 ] 。该
32
CASE 873A
对于不同的关联来D0自来水号大约的延迟值（ LSB ）
1
至D9 （ MSB），示于表5 。
因为EP196是使用链复用器设计的，它有一个
2.4 ns的固定最小延迟。一个额外的针，D10，提供了一种用于
A
=大会地点
WL
=晶圆地段
控制引脚14和15 ， CASCADE和级联，也锁定
YY
=年
通过LEN ，在级联多个的pdc增加可编程
WW
=工作周
范围内。级联逻辑可以完全控制多个的PDCs的。
G
= Pb-Free包装
从全“1”状态的开关器件在D：与SETMAX LOW [ 0 9 ]
到D上的所有“ 0 ”状态[ 0 ： 9] SETMAX高会增加
*有关其他标识信息，请参阅
应用笔记AND8002 / D 。
延迟相当于“ D0 ” ，最小增量。
选择输入引脚，D [ 10：0] ，可以是阈值控制由
V之间的互连组合
EF
（引脚7 ）和V
CF
（引脚8 ）
为LVCMOS ， ECL ，或LVTTL电平信号。 LVTTL和LVCMOS
订购信息
操作仅在PECL模式下可用。对于LVCMOS输入电平，
请参阅包装详细的订购和发货信息
尺寸部分本数据手册的第17页上。
离开V
CF
和V
EF
开。对于ECL运行，短期V
CF
和V
EF
（脚7和8）。对于LVTTL电平操作，连接一个1.5 V电源
参考V
CF
离开开V
EF
引脚。 1.5 V基准电压
到V
CF
引脚可以通过放置之间的2.2千瓦的电阻来实现
*有关我们的无铅策略的更多信息
V
CF
和V
EE
3.3 V电源。
和焊接的详细信息，请下载
在V
BB
销，内部产生的电源电压，提供给
安森美半导体焊接与安装
技术参考手册， SOLDERRM / D 。
仅此设备。对于单端输入条件，未使用
差动输入被连接到V
BB
作为切换基准电压。
V
BB
还可以rebias AC耦合输入。在使用时，去耦V
BB
和V
CC
通过0.01
mF
电容和限制电流供应或吸收
0.5毫安。当不使用时，V
BB
应由开放。
100系列包含温度补偿。
最大频率> 1.2 GHz的典型
打开输入默认状态
可编程范围：0 ns至10 ns的
安全钳上的投入
延时范围： 2.4 ns至12.4纳秒
在EN引脚为逻辑高电平将迫使Q为逻辑
低
10 ps的增量
D [ 10 ： 0 ]可以接受ECL ， LVCMOS ， LVTTL或
PECL模式经营范围：
输入
V
CC
= 3.0 V至3.6 V与V
EE
= 0 V
V
BB
输出参考电压
NECL模式经营范围：
无铅包可用*
V
CC
= 0 V与V
EE
=
3.0
V到
3.6
V
半导体元件工业有限责任公司， 2006年
2006年11月
启示录12
1
出版订单号：
MC100EP196/D
MC100EP196
表1.引脚说明
针
23, 25, 26, 27,
29, 30, 31, 32,
1, 2
3
4
5
6
7
8
9, 28
13, 18, 19, 22
10
11
12
14
15
16
17
21
20
名字
D[0:9]
I / O
LVCMOS ， LVTTL ，
ECL输入
LVCMOS ， LVTTL ，
ECL输入
ECL输入
ECL输入
ECL输入
ECL输入
ECL输入
ECL输出
ECL输出
ECL输入
模拟量输入
ECL输出
ECL输出
默认状态
低
描述
单端并行数据输入[ 0 ： 9 ] 。内部75千瓦到V
EE
.
（注1 ）
单端CASCADE /串级控制输入。内置75千瓦
到V
EE
。 （注1 ）
反的差分输入。内部75千瓦到V
EE
.
倒差分输入。内部75千瓦到V
EE
和36.5千瓦至
V
CC
.
ECL参考电压输出
参考电压ECL模式连接
LVCMOS ， ECL ，或LVTTL输入模式选择
负电源电压。所有V
EE
引脚必须在外部CON-
连接至电源，以保证正常运行。 （注2 ）
正电源电压。所有V
CC
引脚必须在外部CON-
连接至电源，以保证正常运行。 （注2 ）
单端D引脚LOAD / HOLD输入。内部75千瓦到V
EE
.
单端的最小延迟设置逻辑输入。内部75千瓦到
V
EE
。 （注1 ）
单端的最大延迟设置逻辑输入。内部75千瓦到
V
EE
。 （注1 ）
倒差分级联输出的D [ 10 ]输入。通常情况之三
及时停止50
W
到V
TT
= V
CC
2 V.
反的差分级联输出的D [ 10 ]输入。通常
终止50
W
到V
TT
= V
CC
2 V.
单端输出使能引脚。内部75千瓦到V
EE
.
微调输入。
反的差分输出。通常情况下终止50
W
to
V
TT
= V
CC
2 V.
倒差分输出。通常情况下终止50
W
to
V
TT
= V
CC
2 V.
D[10]
IN
IN
V
BB
V
EF
V
CF
V
EE
V
CC
LEN
SETMIN
SETMAX
级联
级联
EN
FTUNE
Q
Q
低
低
高
低
低
低
低
1. SETMIN将覆盖SETMAX如果两者都高。 SETMAX和SETMIN将覆盖所有的D [ 0:10 ]输入。
2.所有V
CC
和V
EE
引脚必须从外部连接到电源，以保证正常运行。
http://onsemi.com
3
MC100EP196
表2.控制引脚
针
EN
状态
低（注3）
高
LEN
低（注3）
高
SETMIN
低（注3）
高
SETMAX
低（注3）
高
D10
低
高
功能
输入信号被传播到输出
输出保持逻辑低状态
透明或LOAD模式出现在D [ 0:10 ]实时延迟值。
锁和HOLD模式对D-延迟值[ 0:10 ] D上进一步修改[ 0:10 ]
不承认，不影响延迟。
输出延迟为D集[ 0:10 ]
设置最小输出延迟
输出延迟为D集[ 0:10 ]
设定最大输出延迟
CASCADE输出低电平， CASCADE输出高电平
CASCADE输出低电平， CASCADE输出高电平
3.内部下拉电阻器将提供一个逻辑低电平，如果引脚悬空。
表3.控制D [ 0:10 ]接口
针
状态
V
EF
引脚（注4 ）
无连接
1.5 V
$
100毫伏
ECL模式
LVCMOS模式
LVTTL模式（注5 ）
功能
V
CF
V
CF
V
CF
4.短V
CF
（引脚8）和V
EF
（引脚7 ） 。
5.当LVTTL模式下运行，参考电压可以通过连接一个外部电阻，R提供
CF
（建议电阻值
是2.2千瓦
$5%),
V之间
CF
和V
EE
销。
表4.数据输入允许的工作电压方式表
控制数据选择输入引脚（ D [ 0:10 ] ）
电源
PECL模式经营范围
NECL模式经营范围
LVCMOS
是的
不适用
LVTTL
是的
不适用
LVPECL
是的
不适用
LVNECL
不适用
是的
http://onsemi.com
4
FTUNE
0
512
GD *
1
1
1
1
1
1
1
1
256
GD *
128
GD *
64
GD *
32
GD *
16
GD *
8
GD *
4
GD *
2
GD *
0
0
0
0
0
0
0
0
1
1
GD *
0
1
1
GD *
0
1
IN
Q
Q
IN
EN
LEN
10位锁存器
设置最小
SET MAX
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
图2.逻辑图
http://onsemi.com
级联
LATCH
级联
D10
MC100EP196
5
V
BB
V
CF
V
EF
* GD = （ GATE DELAY）约10 ps的延迟每个门
（固定的最小延迟约2.4纳秒）
V
EE
QQ：2881677436 复制
