MC100EP195B
3.3V ECL可编程
DELAY CHIP
说明
该MC100EP195B是一个可编程延迟片（ PDC ）
主要用于时钟偏移校正和定时调整设计。它
提供差分NECL / PECL输入转换的可变延迟。
延迟部由门的可编程矩阵和
多路转换器中所示的逻辑图，图2的延迟
增量EP195B的具有约一个数字选择的分辨率
10 ps和净射程可达10.2纳秒。所需的延迟时间被选中
的10个数据选择输入端D [ 9：0]的值和由LEN控制
（引脚10 ） 。在LEN低水平允许透明LOAD模式
用D实时延迟值[9：0 ] 。上一个低到高LEN转型
将锁定和保持电流值，目前对任何后续
变化D [ 10：0] 。对于不同的抽头近似延迟值
关联到D0 （LSB）至D9 （MSB）的数字表示在
表6和图3 。
在IN / IN输入可以接受LVPECL （DIFF的SE）或LVDS电平
信号。因为EP195B是使用链复用器设计
它具有2.2 ns的一个固定的最小延迟。一个额外的脚是D10
为控制引脚14和15 ， CASCADE和级联，
也锁定了LEN ，在级联多的pdc增加
可编程范围。级联逻辑可以完全控制的多
的pdc 。从全“1”状态的开关器件在D：与SETMAX [ 0 9 ]
低到D上所有的“ 0 ”状态[ 0 ： 9] SETMAX高将增加
相当于“ D0 ” ，最小增量延迟。
选择输入引脚D [ 10 ： 0 ]可通过阈值控制
V之间的互连组合
EF
（引脚7 ）和V
CF
（引脚8 ）
为LVCMOS ， ECL ，或LVTTL电平信号。对于LVCMOS输入
水平，留下V
CF
和V
EF
开。对于ECL运行，短期V
CF
和
V
EF
（脚7和8）。对于LVTTL电平操作，连接一个1.5 V
供参考V
CF
离开开V
EF
引脚。 1.5 V基准电压源
电压V
CF
引脚可通过放置一个2.2千瓦的电阻来实现
V之间
CF
和V
EE
对于一个3.3 V电源。
在V
BB
销，内部产生的电源电压，提供给
仅此设备。对于单端输入条件，未使用
差动输入被连接到V
BB
作为切换基准电压。
V
BB
还可以rebias AC耦合输入。在使用时，去耦V
BB
和V
CC
通过0.01
mF
电容和限制电流供应或吸收
0.5毫安。当不使用时，V
BB
应由开放。
100系列包含温度补偿。
特点
http://onsemi.com
记号
DIAGRAMS *
MC100
EP195B
AWLYYWWG
LQFP32
FA后缀
CASE 873A
32
1
1
1
32
MC100
EP195B
ALYWG
QFN32
MN后缀
CASE 488AM
A
WL ，L
Y, YY
W, WW
G
=大会地点
=晶圆地段
=年
=工作周
= Pb-Free包装
*有关其他标识信息，请参阅
应用笔记AND8002 / D 。
订购信息
请参阅包装详细的订购和发货信息
尺寸部分本数据手册的第15页。
最大输入时钟频率>1.2 GHz的典型
可编程范围：0 ns至10 ns的
延时范围： 2.2 ns至12.2纳秒
10 ps的增量
PECL模式经营范围：
V
CC
= 3.0 V至3.6 V与V
EE
= 0 V
NECL模式经营范围：
V
CC
= 0 V与V
EE
=
3.0
V到
3.6
V
半导体元件工业有限责任公司， 2008年
IN / IN输入接受LVPECL ， LVNECL ， LVDS电平
在EN引脚为逻辑高电平将迫使Q为逻辑低电平
D [ 10 ： 0 ]可以选择LVPECL ， LVCMOS或
LVTTL输入电平
V
BB
输出参考电压
这些无铅器件
2008年9月，
第1版
1
出版订单号：
MC100EP195B/D
MC100EP195B
表1.引脚说明
针
23, 25, 26, 27,
29, 30, 31, 32,
1, 2
3
4
5
6
7
8
9, 24, 28
名字
D[0:9]
I / O
LVCMOS ， LVTTL ，
ECL输入
LVCMOS ， LVTTL ，
ECL输入
LVPECL ， LVDS
LVPECL ， LVDS
默认状态
低
描述
单端并行数据输入[ 0 ： 9 ] 。内部75千瓦到V
EE
.
（注1 ）
单端CASCADE /串级控制输入。内置75千瓦
到V
EE
。 （注1 ）
反的差分输入。内部75千瓦到V
EE
.
倒差分输入。内部75千瓦到V
EE
和36.5千瓦至
V
CC
.
ECL参考电压输出
参考电压ECL模式连接
LVCMOS ， ECL ，或LVTTL输入模式选择
负电源电压。所有V
EE
引脚必须在外部
连接到电源，以保证正常运行。
（注2 ）
正电源电压。所有V
CC
引脚必须在外部
连接到电源，以保证正常运行。
（注2 ）
单端D引脚LOAD / HOLD输入。内部75千瓦到V
EE
.
单端的最小延迟设置逻辑输入。内部75千瓦到
V
EE
。 （注1 ）
单端的最大延迟设置逻辑输入。内部75千瓦到
V
EE
。 （注1 ）
倒差分级联输出的D [ 10 ] 。通常情况下终止
50
W
到V
TT
= V
CC
2 V.
反的差分级联输出。对于D [ 10]典型地
终止50
W
到V
TT
= V
CC
2 V.
单端输出使能引脚。内部75千瓦到V
EE
.
无连接。 NC引脚电连接到芯片和
“必应”敞开
反的差分输出。通常情况下终止50
W
to
V
TT
= V
CC
2 V.
倒差分输出。通常情况下终止50
W
to
V
TT
= V
CC
2 V.
D[10]
IN
IN
V
BB
V
EF
V
CF
V
EE
低
低
高
13, 18, 19, 22
V
CC
10
11
12
14
15
16
17
21
20
LEN
SETMIN
SETMAX
级联
级联
EN
NC
Q
Q
ECL输入
ECL输入
ECL输入
ECL输出
ECL输出
ECL输入
ECL输出
ECL输出
低
低
低
低
1. SETMIN将覆盖SETMAX如果两者都高。 SETMAX和SETMIN将覆盖所有的D [ 0:10 ]输入。
2.所有V
CC
和V
EE
引脚必须从外部连接到电源，以保证正常运行。
http://onsemi.com
3
MC100EP195B
表2.控制引脚
针
EN
状态
低（注3）
功能
输入信号被传播到输出
高
LEN
低（注3）
高
SETMIN
低（注3）
高
SETMAX
低（注3）
高
D10
低（注3）
高
输出保持逻辑低状态
透明或LOAD模式出现在D [ 0:10 ]实时延迟值。
锁和HOLD模式对D-延迟值[ 0:10 ] D上进一步修改[ 0:10 ]
不承认，不影响延迟。
输出延迟为D集[ 0:10 ]
设置最小输出延迟
输出延迟为D集[ 0:10 ]
设定最大输出延迟
CASCADE输出低电平， CASCADE输出高电平
CASCADE输出低电平， CASCADE输出高电平
3.内部下拉电阻器将提供一个逻辑低电平，如果引脚悬空。
表3.控制D [ 0:10 ]接口
V
CF
V
CF
V
CF
V
EF
引脚（注4 ）
无连接
1.5 V
$
100毫伏
ECL模式
LVCMOS模式
LVTTL模式（注5 ）
4.短V
CF
（引脚8）和V
EF
（引脚7 ） 。
5.当LVTTL模式下运行，参考电压可以通过连接一个外部电阻，R提供
CF
（建议电阻值
是2.2千瓦
$5%),
V之间
CF
和V
EE
销。
表4.数据输入允许的工作电压方式表
控制数据选择输入引脚（ D [ 0:10 ] ）
电源
PECL模式经营范围
NECL模式经营范围
LVCMOS
是的
不适用
LVTTL
是的
不适用
LVPECL
是的
不适用
LVNECL
不适用
是的
表5. ATTRIBUTES
特征
内部输入下拉电阻
ESD保护
(R1)
人体模型
机器型号
带电器件模型
价值
75千瓦
＆ GT ; 2千伏
＆ GT ; 100 V
＆ GT ; 2千伏
无铅PKG
LEVEL 1
LEVEL 2
符合UL 94 V -0 @ 0.125在
1217设备
湿气敏感度，不定超时Drypack （注6 ）
QFN32
LQFP32
可燃性额定值氧指数：28 34
晶体管数量
符合或超过JEDEC规格EIA / JESD78 IC闭锁测试
6.有关更多信息，请参见应用笔记AND8003 / D 。
http://onsemi.com
4
IN
512
GD *
1
1
1
1
1
1
1
1
256
GD *
128
GD *
64
GD *
32
GD *
16
GD *
8
GD *
4
GD *
0
2
GD *
0
0
0
0
0
0
0
0
1
1
GD *
0
1
1
GD *
0
1
R1
Q
Q
IN
EN
R1
R1
LEN
R1
10位锁存器
R1
R1
R1
D8
D7
D6
D5
D4
R1
R1
R1
R1
D9
R1
D3
设置最小
图2.逻辑图
http://onsemi.com
级联
LATCH
级联
D10
R1
MC100EP195B
5
SET MAX
R1
D2
R1
D1
R1
D0
R1
V
BB
V
CF
V
EF
* GD = （ GATE DELAY）约10 ps的延迟每个门
（最低固定延迟约2.2纳秒）
V
EE
QQ：2880707522 复制
