19-1498 ;冯0 ; 6/99
KIT
ATION
EVALU
BLE
AVAILA
+ 3.3V ， 2.5Gbps的， SDH / SONET 16 ： 1串行器
带有时钟合成及LVDS输入
概述
该MAX3890串行器是理想的转换16比特
宽， 155Mbps的并行数据至2.5Gbps串行数据
ATM和SDH / SONET应用。从操作
+ 3.3V单电源，该器件接受低压
差分信号（LVDS）时钟和数据输入，用于
高速数字电路，和deliv-接口
ERS PECL串行数据和时钟输出。一个完全integrat-
编的PLL合成从内部2.5GHz的串行时钟
一个155.52MHz ， 77.76MHz ， 51.84MHz ， 38.88MHz或REF-
erence时钟。环回数据输出提供给
方便系统的诊断测试。
该MAX3890是在扩展温度可用
范围（-40 ° C至+ 85°C ），在一个64引脚TQFP exposed-
焊盘（EP ）封装。
o
+ 3.3V单电源
o
495mW功耗
o
超过ANSI ， ITU和Bellcore规格
o
155Mbps的（ 16位宽）并行至2.5Gbps串行
转变
o
时钟合成为2.5Gbps的
o
多参考时钟频率
（ 155.52MHz ， 77.76MHz ， 51.84MHz ， 38.88MHz ）
o
LVDS并行时钟和数据输入
o
其他高速输出的系统
环回测试
特点
MAX3890
应用
2.5Gbps的SDH / SONET传输系统
2.5Gbps的ATM / SONET接入节点
添加/插复用器
数字交叉连接
ATM背板
部分
订购信息
TEMP 。 RANGE
PIN- PACKAGE
64 TQFP- EP *
MAX3890ECB
-40 ° C至+ 85°C
* EP
=裸露焊盘
引脚配置在数据资料的最后。
典型工作电路
155MHz的REF 。时钟输入
+3.3V
+3.3V
TTL
+3.3V
130
130
V
CC
82
82
+3.3V
PDI0 + RCLK + RCLK- CLKSET
PDI0-
PDI15+
架空
GENERATION
PDI15-
PCLKI +
PCLKI-
PCLKO +
PCLKO-
GND
V
CC
SOS
SDO +
SDO-
MAX3890
130
SCLKO +
SCLKO-
FIL +
滤波器
SLBO + SLBO-
82
82
130
MAX3867
330nF
可选的连接MAX3880
用于系统环回测试。
这个符号表现的传输线
特性阻抗（Z
0
= 50).
________________________________________________________________
Maxim Integrated Products版权所有
1
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+ 3.3V ， 2.5Gbps的， SDH / SONET 16 ： 1串行器
带有时钟合成及LVDS输入
MAX3890
绝对最大额定值
终端电压（相对于GND ）
V
CC
.................................................. .....................- 0.5V至+ 5V
所有输入， FIL + ，滤波器...............................- 0.5V至（V
CC
+ 0.5V)
输出电流
LVDS输出（ PCLKO ± ） ............................................ .... 10毫安
PECL输出（ SDO ± ， SCLKO ± ） .................................... 50毫安
CML输出（ SLBO ± ） ............................................ ........ 15毫安
连续功率耗散（T
A
= +85°C)
TQFP -EP （减免44.8mW / ° C以上+ 85°C ） ...................... 1W
工作温度范围...........................- 40 ° C至+ 85°C
存储温度范围.............................- 60 ° C至+ 150°C
焊接温度（焊接， 10秒） ............................. + 300℃
超出“绝对最大额定值”，强调可能会造成永久性损坏设备。这些仅仅是极限参数和功能
该设备在这些或超出了规范的业务部门所标明的任何其他条件，操作不暗示。接触
绝对最大额定值条件下工作会影响器件的可靠性。
DC电气特性
(V
CC
= + 3.0V至+ 3.6V ，差分负载= 100Ω± 1 ％ ， PECL负载= 50Ω± 1 ％，至LVDS （V
CC
- 2V ） ， CML负载= 50Ω± 1％ V
CC
,
T
A
= -40° C到+ 85 ℃，除非另有说明。典型值是在V
CC
= + 3.3V ，T
A
= +25°C.)
参数
电源电流
PECL输出
（ SDO ± ， SCLKO ± ）
T
A
= 0 ° C至+ 85°C
T
A
= -40°C
T
A
= 0 ° C至+ 85°C
输出电压低
V
OL
T
A
= -40°C
LVDS输入和输出
（ PCLKO ± ， PDI_ ± ， PCLKI ± ， RCLKI ± ）
输入电压范围
V
I
差分输入电压= 100mV的
差分输入阈值
V
ID
阈值迟滞
V
HYST
差分输入电阻
R
IN
输出电压高
V
OH
输出电压低
V
OL
|V
OD
|
差分输出电压
图5
输出电压高
V
OH
变化差异的幅度
输出电压为补充
国
输出失调电压
改变输出的偏移幅度
电压为补充的国家
单端输出电阻
变化的幅度单端
输出电阻为补充
输出
|V
OD
|
V
OS
V
OS
R
O
R
O
40
95
±2.5
1.125
V
CC
- 1.025
V
CC
- 1.085
V
CC
- 1.81
V
CC
-1.83
0
-100
85
0.925
250
60
100
V
CC
- 0.88
V
CC
- 0.88
V
CC
- 1.62
V
CC
- 1.555
2.4
100
115
1.475
400
±25
1.275
±25
140
±10
V
V
符号
I
CC
条件
PECL输出未结束，
SOS =低
民
典型值
150
最大
230
单位
mA
V
mV
mV
V
V
mV
mV
V
mV
%
2
_______________________________________________________________________________________
+ 3.3V ， 2.5Gbps的， SDH / SONET 16 ： 1串行器
带有时钟合成及LVDS输入
直流电气特性（续）
(V
CC
= + 3.0V至+ 3.6V ，差分负载= 100Ω± 1 ％ ， PECL负载= 50Ω± 1 ％，至LVDS （V
CC
- 2V ） ， CML负载= 50Ω± 1％ V
CC,
T
A
= -40° C到+ 85 ℃，除非另有说明。典型值是在V
CC
= + 3.3V ，T
A
= +25°C.)
参数
编程输入
（ CLKSET ）
CLKSET输入电流
TTL输入
（ SOS）的
输入电压高
输入电压低
输入电流高
输入电流低
差分输出电压
单端输出电阻
V
IH
V
IL
I
IH
I
IL
|V
OD
|
R
O
-10
-10
100
50
2.0
0.8
10
10
400
V
V
A
A
mV
I
CLKSET
CLKSET = 0或V
CC
±500
A
符号
条件
民
典型值
最大
单位
MAX3890
电流模式逻辑（ CML ）输出
（ SLBO ± ）
AC电气特性
(V
CC
= + 3.0V至+ 3.6V ， LVDS差分负载= 100Ω± 1 ％ ， PECL负载= 50Ω± 1％ （V
CC
- 2V ） ， CML负载= 50Ω± 1％ V
CC
,
T
A
= -40° C到+ 85 ℃，除非另有说明。典型值是在V
CC
= + 3.3V ，T
A
= + 25°C 。 ） （注1 ）
参数
串行时钟速率
并行数据建立时间
并行数据保持时间
PCLKO到PCLKI倾斜
输出抖动（ SCLKO ± ）
PECL差分输出上升/下降
时间
并行输入时钟速率
参考时钟输入（ RCLKI ）
上升/下降时间
并行时钟输出（ PCLKO ）
上升/下降时间
串行时钟输出（ SCLKO ）到
串行数据输出（ SDO ）延迟
符号
f
SCLK
t
SU
t
H
t
SKEW
Φ
0
t
R,
t
F
f
PCLKI
t
R
,
t
F
t
R
,
t
F
t
SCLK -SD
20 ％至80％中，f = 155.52MHz
20 ％至80％
SCLKO上升沿到SDO边缘
110
条件
（注2 ）
（注2 ）
图2
抖动带宽= 12kHz至20MHz ，
RCLK幅度>
|
V
ID
|
（注3）
20 ％至80％
155.52
1.0
1.0
290
民
300
700
0
典型值
2.488
最大
单位
GHz的
ps
ps
ns
ps
RMS
ps
兆赫
ns
ns
ps
+4.0
3
120
注1 ：
AC特性通过设计和特性保证。
注2 ：
建立和保持时间是相对于PCLKI +的上升沿，通过施加一个155.52MHz差分并行测量
与上升/下降时间= 1ns的时钟（20％至80％）。参见图2 。
注3 ：
适用于F
RCLK
= 38.88MHz ，最小的参考时钟振幅
≥
200mV.
_______________________________________________________________________________________
3
+ 3.3V ， 2.5Gbps的， SDH / SONET 16 ： 1串行器
带有时钟合成及LVDS输入
MAX3890
典型工作特性
(V
CC
= + 3.3V ， PECL负载= 50Ω± 1 ％ ，T
A
= + 25 ℃，除非另有说明。 ）
电源电流
与温度的关系
MAX3890-01
串行数据输出眼图
MAX3890-02
200
180
电源电流（mA ）
160
140
120
PECL输出UNTERMINATED
100
-50
-25
0
25
50
75
100
50ps/div
温度（℃）
串行数据输出抖动
f
RCK
= 155.52MHz
MAX3890-03
输出抖动
与RCLK振幅
MAX3890 toc04
3.0
输出抖动（ PS ）
2.5
2.0
1.5
1.0
0.5
0
f
RCLK
38.88MHz
f
RCLK
= 51.84MHz
f
RCK
= 155.52MHz
f
RCLK
= 155.52MHz
100
150
200
250
f
RCLK
= 77.76MHz
300
350
400
5ps/div
总宽带均方根抖动= 2.155ps ，
峰到峰抖动= 15.7ps
RCLK振幅（MV ）
4
_______________________________________________________________________________________
+ 3.3V ， 2.5Gbps的， SDH / SONET 16 ： 1串行器
带有时钟合成及LVDS输入
引脚说明
针
1, 17, 33, 48, 49, 63
2, 5, 7, 10, 13,
14, 32, 56, 60, 64
3
4
6
8
9
11
12
15
16
18, 20, 22, 24, 26,
28, 30, 34, 36, 38,
40, 42, 44, 46, 50, 52
19, 21, 23, 25, 27,
29, 31, 35, 37, 39,
41, 43, 45, 47, 51, 53
54
55
57
58
名字
GND
V
CC
SLBO-
SLBO +
SOS
SCLKO-
SCLKO +
SDO-
SDO +
PCLKI +
PCLKI-
PDI15 +到
PDI0+
地
+ 3.3V电源电压
系统环回反相输出。当启用SOS高。
系统环回同相输出。当启用SOS高。
系统环回输出选择。系统环回禁用时低。
反相PECL串行时钟输出
同相PECL串行时钟输出
反相PECL串行数据输出
同相PECL串行数据输出
同相并行LVDS时钟输入。输入并行时钟信号连接到
PCLKI投入。注意，数据被更新的PCLKI信号的正跳变。
反相LVDS并行时钟输入。输入并行时钟信号连接到PCLKI
输入。注意，数据被更新的PCLKI信号的正跳变。
同相LVDS并行数据输入。数据在时钟的PCLKI积极转变。
功能
MAX3890
PDI15-到
PDI0-
PCLKO +
PCLKO-
RCLK +
RCLK-
反相LVDS并行数据输入。数据在时钟的PCLKI积极转变。
同相并行LVDS时钟输出。使用PCLKO正过渡到时钟
开销管理电路。
倒相并行LVDS时钟输出。使用PCLKO正过渡到时钟的过
头管理电路。
同相LVDS参考时钟输入。连接兼容LVDS的水晶为参考
ENCE时钟到RCLK输入。
反相LVDS参考时钟输入。连接兼容LVDS的晶体参考
时钟的RCLK输入。
参考时钟频率编程引脚：
CLKSET = V
CC
：参考时钟频率= 155.52MHz
CLKSET =开：参考时钟频率= 77.76MHz
CLKSET = 20kΩ时至GND ：参考时钟频率= 51.84MHz
CLKSET = GND ：参考时钟频率= 38.88MHz
滤波电容输入。连接FIL +和过滤之间的330nF电容。
滤波电容输入。连接FIL +和过滤之间的330nF电容。
59
CLKSET
61
62
滤波器
FIL +
_______________________________________________________________________________________
5
QQ：2880707522 复制
