M82C288
BUS控制器的M80286 PROCESSORS
（ M82C288-10 M82C288-8 M82C288-6 ）
军事
Y
提供命令和控制
地方和系统总线
在全系统的灵活性
CON连接gurations
实现高速CHMOS III
技术
完全兼容的HMOS
M82288
Y
Y
Y
完全静态设备
单身
a
5V电源
可提供20引脚封装CERDIP
（见包装规格订单
231369)
Y
Y
Y
英特尔M82C288总线控制器是一个20针的CHMOS III组件在M80C286微系统的使用
M82C288是其前身的HMOS M82288完全兼容的总线控制器是完全静态的，
支持低功耗模式的总线控制器提供命令和控制输出，灵活的时间
选择单独的命令输出用于存储器和IO设备的数据总线进行控制
单独的数据使能和方向控制信号
两种操作模式通过捆扎选项多总线兼容的总线周期和高是可能的
高速总线周期
20引脚封装CERDIP
271077 –2
图2 M82C288引脚
CON组fi guration
271077 – 1
图1 M82C288框图
1991年11月
订单号271077-006
M82C288
表1引脚说明
下面的引脚功能描述都为M82C288总线控制器
符号类型
CLK
I
名称和功能
系统时钟
提供了M82C288在M80286的基本定时控制
微它的频率是内部处理器时钟频率的两倍的下降沿
该输入时，输入的采样和指挥控制输出信号确立
变化
总线周期状态
启动一个总线周期，并沿具有M IO的定义总线的类型
循环这些输入低电平有效总线周期开始时， S1或S0采样
在低设置CLK的下降沿时间和保持时间必须满足正常运行
M80286总线周期状态定义
M IO
0
0
0
0
1
1
1
1
M IO
I
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
中断响应
我O读
我O写
无空闲
暂停或关闭
存储器读
存储器写
无空闲
总线周期的类型
S0 S1
I
内存或I o选择
确定当前总线周期是在存储器
空间或IO空间当LOW当前总线周期是IO空间的建立和保持
时间必须满足正常运行
多总线模式选择
决定的指挥和控制输出当计时
高总线控制器工作于多总线I兼容计时时的低
总线控制器优化了短暂的总线周期的命令和控制输出时序
岑AEN输入引脚的功能通过这个信号此输入通常是
魁梧的选择，而不是动态改变
命令使能锁存
是一个总线控制器选择信号使总线
正在发起控制器到resopnd到当前总线周期CENL是一个高电平输入
内部锁存在每个T的端
S
周期CENL被用来选择适当的总线
控制器为每个总线周期的系统中，在CPU中有多个总线也可使用
此输入可被连接到V
CC
选择此M82C288所有传输无控制
输入影响CENL建立和保持时间必须满足正常运行
命令延迟
允许延迟命令CMDLY的开始是一个高电平有效
如果输入的高采样命令输出不动作， CMDLY再次采样
在下一个CLK周期当采样到低电平所选择的命令启用如果READY
检测前低命令的输出被激活的M82C288将终止巴士
即使没有命令发出建立和保持时间周期必须在线北京进行适当的
操作此输入可以连接到GND ，如果没有延迟，需要开始之前
此命令输入有M82C288控制输出没有影响
准备
指示当前总线周期就绪的末端是一个低电平输入
多总线I模式需要至少一个等待状态，以允许所述命令输出到
变得活跃READY必须为低时复位强制M82C288进入空闲状态
建立和保持时间必须满足正常运行的M82C284驱动READY LOW
在复位
MB
I
CENL
I
CMDLY
I
准备
I
2
M82C288
表1引脚说明
（续）
符号
CEN AEN
TYPE
I
名称和功能
命令打开地址使能
控制命令和DEN
的总线控制器的CEN AEN的输入输出可以是异步的，以CLK的
建立和保持时间给予保证有保证的响应同步
输入，该输入可被连接到V
CC
或GND
当MB为高电平，该引脚的功能AEN AEN为低电平输入，
指示CPU已被授予使用共享总线和总线控制器的
命令输出可能退出三态OFF ，成为无效（高） AEN高
表示CPU不具有共享总线的控制，并强制
命令输出为三态OFF和DEN无效（ LOW ）
当MB为低，该引脚的功能CEN CEN是虚掩高电平有效
输入允许总线控制器，以激活其指挥和DEN输出
随着MB低CEN LOW强制命令和DEN输出处于非活动状态，但确实
没有他们的三态
ALE
O
地址锁存使能
控制地址锁存器用于保存地址
在一个总线周期为高电平有效ALE不会发出这种控制输出稳定
为停止总线周期，并且不受到任何的控制输入端
MASTER CASCADE ENABLE
信号从主级联地址
M8259A中断控制器可以被放置到CPU的地址总线，用于锁存
通过在控制ALE地址锁存器的CPU的地址总线届时可能
用于广播的级联地址到从中断控制器，以便只有一个
他们将响应中断应答周期这种控制输出有效
高MCE才有效期间中断响应周期，不影响
任何控制输入使用MCE ，使级联地址驱动器要求
该锁存器保存在ALE的下降沿级联地址
数据启用
当数据收发器，连接到局部数据总线控制
应该启用DEN为高电平有效控制输出DEN延迟写
在多总线I模式周期
发送数据接收
建立数据流的方向或从
本地数据总线时高时控制输出表明一个写总线周期
正在执行低表示读总线周期DEN始终处于非活动状态时，
DT 改变状态，此输出为高电平时，没有公交车周期为主动DT R的不
受任何的控制输入端
I O写命令
指令IO设备读取数据总线上的数据
这个命令的输出是低电平有效的MB和CMDLY输入控制时，该
输出变为有效READY控制，当它处于非活动状态
I O读命令
指示IO设备将数据放到数据总线上
这个命令的输出是低电平有效的MB和CMDLY输入控制时，该
输出变为有效READY控制，当它变为无效
内存写入命令
指示的存储装置上读取的数据
数据总线这个命令的输出是低电平有效的MB和CMDLY输入控制
当此输出变为有效READY控制，当它处于非活动状态
内存中读取指令
指示存储器装置将数据到
数据总线这个命令的输出是低电平有效的MB和CMDLY输入控制
当此输出变为有效READY控制，当它处于非活动状态
MCE
O
DEN
O
DT
O
IOWC
O
IORC
O
MWTC
O
MRDC
O
3
M82C288
表1引脚说明
（续）
符号
INTA
TYPE
O
名称和功能
中断响应
讲述了一个中断装置，其中断请求
被确认此命令输出为低电平有效的MB和CMDLY
输入控制，当输出被激活READY控制，当它成为
待用
系统电源
a
5V电源
系统接地
0V
表2指挥和控制输出的总线周期的各个类型
类型
总线周期
中断响应
我O读
我O写
无空闲
暂停关闭
存储器读
存储器写
无空闲
M IO
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
命令
活性
INTA
IORC
IOWC
无
无
MRDC
MWTC
无
DT
状态
低
低
高
高
高
低
高
高
ALE DEN
发行
是的
是的
是的
NO
NO
是的
是的
NO
MCE
发行
是的
NO
NO
NO
NO
NO
NO
NO
V
CC
GND
操作模式
两种类型的总线由M82C288支持
多总线I和非MULTIBUS我当MB
输入拮据高MULTIBUS我正用
在多总线I模式的M82C288延迟的COM
命令和数据激活，以满足IEEE- 796要求一
在地址ments指挥活跃和写入数据
指挥主动设置时间多总线I模式
需要在总线周期中的至少一个等待状态的自
该命令的输出被延迟的非
多总线I模式没有任何延迟和输出
不需要等待状态的MB输入影响
指挥和DEN输出时序
和INTA ）控制输出（ ALE DEN DT R）和
控制输入（ CEN AEN CENL CMDLY MB和
READY ）是相同的所有读总线周期阅读
周期的区别仅在于哪一个命令的输出被激
氧基团的MCE控制输出仅宣称能很好地协同
荷兰国际集团的中断响应周期
写总线周期激活不同的控制的COM
普通话与不同时间比读总线赛扬输出
克莱斯内存写入和I O写操作都写总线赛扬
克莱斯的时机命令输出（ MWTC和
IOWC ）控制输出（ ALE DEN DT R）和反对
控制输入（ CEN AEN CENL CMDLY MB和
就绪）是相同的，他们的区别仅在于它的COM
命令输出被激活
暂停总线周期是不同的，因为没有命令
或控制输出被激活时所有的控制输入是
忽略，直到下一个总线周期经由S1和开始
S0
指挥和控制输出
通过局部总线执行总线周期的类型
主编码在M的IO S1和S0输入
不同的指挥和控制输出activat-
编取决于总线周期表2 indi-类型
凯茨由M82C288 ，做循环解码
在命令DT ALE DEN和MCE的影响
输出
有三种形式的总线周期读取和写入
停止读总线周期包括存储器读取I O
阅读和中断响应的时机
相关的读取命令输出（ MRDC IORC
静态工作
所有M82C288电路是静态设计内部稳压
存器和逻辑是静态的，不需要刷新为
动态电路设计这消除了迷你
妈妈的工作频率限制放置在
HMOS M82288的CHMOS III M82C288就可以工作
从DC到吃适当的频率上限
4
M82C288
时钟可以在任何状态（高停止
LOW ）和无限期关押在那里
功耗是直接关系到操作频
昆西作为系统频率降低，从而是
工作电源时，时钟停止
该M82C288功耗为最小
这是针对低功耗和便携式应用非常有用
系统蒸发散
独立的书房和DT R输出端控制数据
收发器的所有公交车公交车争是eliminat-
通过禁用DEN改变DT R本编前
DEN时间允许足够的时间三态总线driv-
雇员再培训计划，以使其他驱动程序之前，关闭进入三态
ERS到同一总线
术语CPU是指任何M80286处理器或
M80286支持组件，它可能会成为一个
M80286本地总线主控，从而驱动
M82C288状态输入
功能说明
描述
该M82C288总线控制器被用来在M80286系
电信设备制造商提供的地址锁存控制数据传输
ceiver控制和标准水平-type命令
输出命令输出定时的，有
对于大型TTL总线足够的驱动能力和
满足多总线I A所有IEEE -796的要求
特别的多总线I模式提供，以满足所有
解决数据建立时间和保持时间的要求
命令的定时可以适合于特别需要
经由CMDLY输入，以确定一个COM的开始
命令，并准备确定一个COM月底
MAND
连接到多条总线与一个支承
锁存的使能输入（ CENL ）的地址译码器
可以确定哪些（如果有）的总线控制器应
使能总线周期，该输入被锁存到
允许地址译码器，以充分利用
该M80286局部总线上的流水线时序
几个总线控制器共享总线的支持
停泊的AEN输入可防止总线控制器
自驾车的共享总线命令和数据
当由外部MULTI-启用除信号
BUS I型总线仲裁器
处理器周期定义
驱动局部总线的任何CPU采用内部
时钟，它是二分之一的系统的频率
时钟（CLK） （参见图3）的相位的知识
本地总线主控所需的内部时钟
在M80286的本地总线的地方的适当操作
总线主机通知其内部的总线控制器
当它置位状态信号时钟相位
状态信号总是断言开始
本地总线主控的内部时钟的第1阶段
M82C284
（仅供参考）
271077 – 3
图3 CLK关系到处理器
时钟和公交T-国
5
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