M58MR064C
M58MR064D
64兆位（ 4Mb的X16 ，复用I / O ，双行，突发）
1.8V供应闪存
s
电源电压
– V
DD
= V
DDQ
= 1.65V至2.0V的计划，
擦除和读取
– V
PP
= 12V快速程序（可选）
s
s
复用的地址/数据
同步/异步读取
- 突发读取模式： 54MHz的
- 页面模式读取（4个字页）
- 随机存取： 100ns的
FBGA
TFBGA48 （ ZC ）
10 ×4球阵列
s
编程时间
- 为10μs由Word典型
- 两个或四个字编程选项
s
内存块
- 双组内存阵列： 16/48兆位
- 参数块（顶部或底部的位置）
图1.逻辑图
s
双重运作逻辑
- 读一家银行内，而程序或
内的其它擦除
- 之间的读写操作无延迟
VDD VDDQ VPP
6
A16-A21
W
E
G
RP
WP
L
K
M58MR064C
M58MR064D
BINV
等待
16
ADQ0-ADQ15
s
保护/安全
- 在电保护的所有块
- 模块的任意组合可以得到保护
?? 64位唯一设备标识符
?? 64位用户可编程OTP细胞
- 一个参数块永久上锁
s
s
通用闪存接口（ CFI ）
每10万编程/擦除周期
块
电子签名
- 制造商代码： 20H
- 顶级设备代码， M58MR064C ： 88DCh
- 底设备代码， M58MR064D ： 88DDh
s
VSS
AI90087
2002年3月
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M58MR064C ， M58MR064D
图2. TFBGA封装连接（通过包顶视图）
1
2
3
4
5
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7
8
9
10
11
12
13
14
A
DU
DU
B
DU
DU
C
等待
A21
VSS
K
VDD
W
VPP
A19
A17
NC
D
VDDQ
A16
A20
L
BINV
RP
WP
A18
E
VSS
E
VSS
ADQ7
ADQ6
ADQ13
ADQ12
ADQ3
ADQ2
ADQ9
ADQ8
G
F
ADQ15
ADQ14
VSS
ADQ5
ADQ4
ADQ11
ADQ10
VDDQ
ADQ1
ADQ0
G
DU
DU
H
DU
DU
AI90088
描述
该M58MR064是64兆位非易失性闪存
内存可电在块擦除
水平又上了一个在系统编程的字逐
采用1.65V至2.0V V字的基础
DD
供应FOR
的电路。对于编程和擦除操作
所需的高电压产生的间
应受。该设备支持同步突发读取
和从的所有块异步读取
存储器阵列;上电时，该设备被配置
置的对页模式阅读。在同步突发
模式中，一个新的数据是在每个时钟周期对输出
频率高达54MHz的。
该阵列矩阵式组织使每个块
被擦除和重新编程，而不影响
其他模块。所有块保护，防止亲
编程和擦除的电。
块可以被保护，使变化
应用程序，然后重新保护。
参数块"Security block"可以perma-
nently防止编程和擦除
为了提高数据的安全性。可选
12V V
PP
电源被提供给加速
计划阶段的负荷消费的生产。一个跨
纳尔命令接口（C.I。 ）解码指令
来选取/修改存储器内容。该
编程/擦除控制器（ P / E.C 。 ）自动
执行采取定时关心的算法
必要的编程和擦除操作。两
状态寄存器指示各行的状态。
说明读阵列，读取电子显
自然，读状态寄存器，清除状态雷吉斯 -
之三，写读配置寄存器，程序，
块擦除，银行擦除，编程挂起，亲
克简历，擦除暂停，删除恢复，
块保护，阻止解除，块锁定，
保护计划， CFI查询，写入
通过使用一个命令接口（ C.I. ）内存
标准的微处理器的写定时。
该存储器被提供在TFBGA48为0.5mm的球
间距封装，它与所有的供应位
擦除（设置为' 1'） 。
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M58MR064C ， M58MR064D
表1.信号名称
A16-A21
ADQ0-ADQ15
E
G
W
RP
WP
K
L
等待
BINV
V
DD
V
DDQ
V
PP
V
SS
DU
NC
地址输入
数据输入/输出端口或地址
输入命令输入
芯片使能
OUTPUT ENABLE
写使能
复位/掉电
写保护
突发时钟
LATCH ENABLE
在连拍模式下等待数据
总线反转
电源电压
电源电压的输入/输出
缓冲器
可选的电源电压为
快速的程序擦除&
地
不使用的内部连接
在内部没有连接
组织
该M58MR064由16位组织为4Mb的。
第16条地址线复用
对复用的数据输入/输出信号
地址/数据总线ADQ0 - ADQ15 。其余
地址线A16 -A21是MSB地址。
芯片使能E，输出使能G和写使能
W输入提供存储控制。
时钟K个输入同步存储器的
突发期间微处理器读取。
复位RP用来复位所有的存储器电路
并且如果正确设置在省电模式下，芯片
的读取配置寄存器设定恩
ABLES此功能。
等待输出表示到微处理器的
在突发模式中的存储器的状态能操作
ations 。
内存块
该器件具有非对称受阻架构设计师用手工
tecture 。 M58MR064有135块的阵列
并且被分成两个存储体A和B ，可提供
双行业务。虽然编程或
删除在A银行，读取操作是可能的
到B银行，反之亦然。在只有一家银行
时间被允许在编程或擦除模式。它
能够进行脉冲串读出该横银行
边界。
内存功能，在擦除暂停允许
读或编程在另一个块中。一旦
暂停擦除就可以恢复。节目
可以悬浮在另一个块中读取数据
然后重新开始。银行规模与sectoriza-
灰总结于表3参数块
位于该存储器地址的顶部
空间为M58MR064C ，并在底部
该M58MR064D 。该存储器映射图中
网络连接gure 3 。
价值
-40到85
-40至125
-55至155
-0.5到V
DDQ
+0.5
-0.5到2.7
-0.5到13
单位
°C
°C
°C
V
V
V
表2.绝对最大额定值
(1)
符号
T
A
T
BIAS
T
英镑
V
IO （3）
V
DD
, V
DDQ
V
PP
参数
工作环境温度
(2)
在偏置温度
储存温度
输入或输出电压
电源电压
编程电压
注： 1。除了评级"Operating温度Range" ，上面讲的那些表"Absolute最大Ratings" ，可能
对器件造成永久性损坏。这些压力额定值只，设备的操作在这些或任何其他条件
超出本规范的经营部门所标明的是不是暗示。暴露在绝对最大额定值条件
系统蒸发散长时间可能会影响器件的可靠性。另请参阅意法半导体处处计划和其他有关的质
性文件。
2.取决于范围。
3.最小电压可能下冲至-2V过渡期间和小于20ns 。
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M58MR064C ， M58MR064D
信号说明
参见图1和表1中。
地址输入和数据输入/输出（ ADQ0-
ADQ15).
当芯片使能E是在V
IL
和输出
把启用G是在V
IH
复用的地址/
数据总线是用于输入地址的memo-
Ry的阵列中，数据在存储器中被编程AR-
射线或指令被写入到C.I。该
地址输入，用于所述存储器阵列被锁
关于锁存器的上升沿使L的地址
锁存器是透明的，当L是在V
IL
。在同步的
理性操作的地址也锁定在
钾第一上升/下降沿（取决于时钟
构） ，当L为低。两个输入数据和
命令被锁存写入的上升沿
启用W.当片选E和输出恩
能够G为在V
IL
地址/数据总线输出
从所述存储器阵列，所述电子签名数据
TURE制造商或设备代码，块亲
tection状态读取配置寄存器
状态，保护寄存器或状态雷吉斯 -
之三。地址/数据总线为高阻抗时
芯片取消选择，输出使能G是在V
IH
,
或者RP是在V
IL
.
地址输入（ A16 - A21 ） 。
五AD- MSB
存储器阵列的礼服被锁在
锁存器的上升沿启动L.在同步OP-
关合作这些输入也被锁定在第一
的K上升沿/下降沿（取决于时钟config-
uration ）当L为低。
芯片启用（ E） 。
该芯片使能输入爱科特
vates存储器控制逻辑，输入缓冲器，去
编码器和读出放大器。 在V
IH
取消选择
存储器，并减少功率消耗
到备用水平。 E能也被用来控制
写入到命令寄存器和memo-
RY阵列，而W则保持在V
IL
.
输出使能（ G） 。
输出使能的大门
期间通过数据缓冲器输出的读OP-
累加器。当G是在V
IH
输出为高im-
pedance 。
写使能（ W） 。
该输入控件写
命令寄存器和数据锁存器。数据
锁存W的上升沿
写保护（ WP ） 。
该输入给出了一个加成
对项目人的硬件保障水平或
擦除时，在V拉
IL
，如在方框中描述
锁定指令说明。
复位/掉电输入（ RP ） 。
RP的输入
提供了存储器的硬件复位，和/或
省电功能，根据不同的读
配置寄存器的状态。复位/掉电
内存是由RP拉至V实现
IL
为
至少吨
PLPH
。当复位脉冲，则该程序
将内存从掉电恢复（恩，当
禁止时）中的最小的t
PHEL
, t
PHLL
或T
PHWL
（见
表31和图15）后的上升沿
RP 。从复位/掉电退出更改
的读取配置寄存器位内容
图14和15 ，设置在异步存储器
页面模式读取和省电功能显示
体健。所有块保护，解锁后
复位/掉电。
锁存使能（L ） 。
L锁存地址位
ADQ0 - ADQ15和A16 -A21在它的上升沿。
地址锁存器是透明的，当L为在V
IL
并且它被抑制，当L为在V
IH
.
时钟（ K） 。
时钟输入同步
内存微控制器在突发模式
读操作;地址被锁存A K边缘
（上升沿或下降沿，根据配置设定
Tings的）当L是在V
IL
。 K是异步的过程中不小心
异步的页面模式读取和写入操作。
等待（等待） 。
等待是使用能很好地协同的输出信号
荷兰国际集团突发模式读取，表示该数据
在输出总线上是有效的，或等待状态必须是
插入。该输出为高阻态时， E或
G为高或RP是在V
IL
，并且可以被配置
在等待周期或一个时钟活跃赛扬
CLE提前。
总线反转（ BINV ） 。
BINV是一个输入/输出信号
用于减少所需的功率量
切换外部地址/数据总线。电源
节约是通过反相数据输出上实现
ADQ0 - ADQ15每次这给出了一个优势
在切换的比特数表示。在突发模式
读，从存储器输出的每个新的数据是
与以前的数据进行比较。如果数
在数据总线上所需的转换是在过量的
如图8所示，数据被反转， BINV信号将是
通过在V存储器驱动
OH
通知receiv-
荷兰国际集团系统的数据必须在任何反转
进一步的处理。通过这样做，实际跃迁
数据总线上的系统蒸发散将小于8 。
以类似的方式，当命令被给出， BINV
可以由系统在V驱动
IH
通知
内存数据输入必须倒置。
象的另一个输入/输出管脚， BINV是高im-
当芯片被取消pedance ，输出恩
能G是在V
IH
或者RP是在V
IL
;作为使用时
输入， BINV必须遵循相同的设置和保持
的数据输入的定时。
V
DD
和V
DDQ
电源电压（ 1.65V至2.0V ） 。
V
DD
对于所有操作的主电源
（读取，编程和擦除） 。 V
DDQ
是供给
电压输入和输出。
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