M48Z09
M48Z19
CMOS 8K ×8 ZEROPOWER SRAM
集成超低功耗SRAM ，
电源失效控制电路和
电池
没有写次数限制
读周期时间等于写周期
时间
自动电源失效芯片DESELECT和
写保护
电源失效中断
的两个CHOICE写保护
电压：
- M48Z09 ： 4.5V
≤
V
PFD
≤
4.75V
- M48Z19 ： 4.2V
≤
V
PFD
≤
4.5V
在CAPHAT自包含电池
DIP封装
在11年的数据保留
电源缺位
引脚和功能兼容的
MK48Z09 ， 19和JEDEC标准8K ×8
静态存储器
描述
该M48Z09,19 ZEROPOWER
RAM是8K ×8
非易失性静态RAM是引脚和功能
与MK48Z09,19兼容。
一个特殊的28引脚600mil DIP CAPHAT 封装
房屋的M48Z09,19硅具有长寿命lith-
鎓纽扣电池以形成一个高度集成的电池
备份存储解决方案。
表1.信号名称
E1
A0-A12
DQ0-DQ7
INT
E1
E2
G
W
V
CC
V
SS
1994年11月
地址输入
数据输入/输出
电源故障中断
芯片使能1
芯片使能2
OUTPUT ENABLE
写使能
电源电压
地
1/13
28
1
PCDIP28 （PC）的
电池CAPHAT
图1.逻辑图
VCC
13
A0-A12
8
DQ0-DQ7
W
M48Z09
M48Z19
INT
E2
G
VSS
AI01184
M48Z09 ， M48Z19
表2.绝对最大额定值
符号
T
A
T
英镑
V
IO
V
CC
I
O
P
D
参数
工作环境温度
存储温度（V
CC
OFF ）
输入或输出电压
电源电压
输出电流
功耗
价值
0到70
-40到85
-0.3 7
-0.3 7
20
1
单位
°C
°C
V
V
mA
W
注意：
应力大于下"Absolute最大Ratings"可能会对设备造成永久性损坏。这是一个应力
只有与设备，在这些或以上的任何其他条件在此操作章节中所示的功能操作评级
规范是不是暗示。暴露在绝对最大额定值条件下的时间过长会影响其可靠性。
注意事项：
负下冲低于-0.3伏，而在电池备份模式下的引脚是不允许的。
表3.操作模式
模式
DESELECT
DESELECT
写
读
读
DESELECT
DESELECT
注意：
X = V
IH
或V
IL
V
CC
E1
V
IH
E2
X
V
IL
V
IH
V
IH
V
IH
X
X
G
X
X
X
V
IL
V
IH
X
X
W
X
X
V
IL
V
IH
V
IH
X
X
DQ0-DQ7
高Z
高Z
D
IN
D
OUT
高Z
高Z
高Z
动力
待机
待机
活跃
活跃
活跃
CMOS待机
电池备份模式
4.75V至5.5V
or
4.5V至5.5V
X
V
IL
V
IL
V
IL
V
SO
到V
PFD
（分钟）
≤
V
SO
X
X
图2A 。 DIP引脚连接
描述
（续）
该M48Z09,19扣式电池有足够的能力
和贮存寿命，保持一个accumu-数据
的至少11年的情况下得到的时间周期
的功率在整个工作温度范围内。
该M48Z09,19是一个非易失性销和功能
等同于任何JEDEC标准8K ×8的SRAM 。
它也可轻松放入很多ROM ，EPROM和
EEPROM的插座，提供的非挥发性
PROM中没有特别写任何要求
在写入次数或时间的限制
可以被执行。
该M48Z09,19也有自己的电源故障检测
电路。控制电路持续监控
单5V电源是否超出公差情况。
当V
CC
是出公差，电路写
保护的SRAM ，提供数据的一个高度
安全不可预测的系统之中操作
化低V带来的
CC
。由于V
CC
瀑布下方
约3V，所述控制电路连接的
电池可保持数据和时钟的操作
直到有效恢复供电。
INT
A12
A7
A6
A5
A4
A3
A2
A1
A0
DQ0
DQ1
DQ2
VSS
28
1
27
2
26
3
25
4
24
5
23
6
7
M48Z09 22
M49Z19 21
8
20
9
19
10
18
11
17
12
13
16
14
15
AI01185
VCC
W
E2
A8
A9
A11
G
A10
E1
DQ7
DQ6
DQ5
DQ4
DQ3
2/13
M48Z09 ， M48Z19
图3.框图
A0-A12
DQ0-DQ7
锂
CELL
电压检测
和
开关
电路
动力
8K ×8
SRAM阵列
E1
VPFD
E2
W
G
VCC
INT
VSS
AI01397
读取模式
该M48Z09,19是在读取模式时W
（写使能）为高电平时， E1（芯片使能1）为低电平时，
和E2 （片选2 ）为高。该器件架构设计师用手工
tecture允许ripple-通过将数据从访问
8的静态存储阵列中65536的位置。
因此，唯一的地址所指定的13 AD-
礼服输入定义了的8,192字节1
的数据是要被访问。有效的数据将可用
能够在T内的数据I / O引脚
AVQV
（地址
访问时间）后的最后一个地址输入信号是
稳定，从而提供了E1，E2和G访问
时间还纳。如果E1 ， E2和G接入
时间得不到满足，有效数据将是可用的后
该芯片的后者允许访问时间（T
E1LQV
或T
E2HQV
）或输出启用访问时间（t
GLQV
).
八三态数据I / O信号的状态
由E 1，E和G的控制。如果输出是
吨前激活
AVQV
中，数据线将被驱动
以一个不确定的状态，直到吨
AVQV
。如果该地址
输入被改变，而E1 ， E2和G保持
活跃，输出数据有效期为吨
AXQX
（室外
将数据保持时间），但会不确定，直到
下一个地址的访问。
AC测量条件
输入上升和下降时间
输入脉冲电压
输入和输出时序参考。电压
≤
5ns
0至3V
1.5V
注意，输出高阻被定义为点数据
不再驱动。
图4.交流测试负载电路
5V
1.8k
设备
下
TEST
1k
OUT
CL = 100pF的或30pF的
CL INCLUDES夹具电容
AI01398
3/13
M48Z09 ， M48Z19
表7.掉电/模式AC特性
(T
A
= 0 70℃ ）
符号
t
PD
t
F
(1)
参数
E1或W在V
IH
或E2在V
IL
掉电前
V
PFD
（MAX）到V
PFD
（最小值）V
CC
下降时间
V
PFD
（分钟）至V
SO
V
CC
下降时间
V
PFD
（分钟）至V
PFD
（最大值）V
CC
上升时间
V
SO
到V
PFD
（最小值）V
CC
上升时间
E1或W在V
IH
或E2在V
IL
电后
INT低到自动取消
V
PFD
（最大值）为INT高
民
0
300
10
0
1
1
10
最大
单位
s
s
s
s
s
ms
t
FB （ 2 ）
t
R
t
RB
t
REC
t
的PFx
t
PFH
(3)
40
120
s
s
注意事项：
1. V
PFD
（MAX）到V
PFD
（分）落入小于T的时间
F
可能导致取消选择/写保护没有发生，直到200
s
后
V
CC
通过V
PFD
（最小值） 。
2. V
PFD
（分钟）至V
SO
属于小于T的时间
FB
可能会导致内存中的数据损坏。
3. INT可能V后，可随时去高
CC
超过V
PFD
（分） ，并保证去高t
PFH
经过V
CC
超过V
PFD
（最大值）。
图5.掉电/模式AC波形
VCC
VPFD （最大）
VPFD （分钟）
VSO
tF
tPD的
TFB
tPFX
INT
TREC
输入
认可
TDR
TRB
tR
tPFH
不关心
记
认可
高-Z
输出
有效
（每个控制输入）
有效
（每个控制输入）
AI00566
注意：
输入可能会或可能不会在此时识别。需注意保持较高的E1或E2低V
CC
上升超过V
PFD
（最小值） 。
有些系统可能执行V后无意写周期
CC
上升超过V
PFD
（分钟），但正常的系统操作开始之前。连
虽然在上电复位时被施加到所述处理器的复位条件也可以不发生，直到系统时钟运行之后。
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