256MB ， 512MB ， 1GB无缓冲的SODIMM
输入/输出功能描述
符号
CK0-CK1
CK0-CK1
CKE0-CKE1
TYPE
输入
功能
DDR2 SDRAM
系统时钟输入。所有地址和命令行采样， CK和下降沿的上升沿的交叉点
CK的边缘。 A延迟锁定环（DLL ）电路从时钟输入和输出时序驱动的读操作是同步
chronized到输入时钟。
激活DDR2 SDRAM CK信号为高电平时，并停用CK信号为低电平时，通过停用时钟， CKE
低启动省电模式或自Refesh模式。
使相关的DDR2 SDRAM命令解码器时低，禁用命令时，解码器高。当
指令译码器被禁用，新的命令将被忽略，但以前的行动仍在继续。等级0被选中S0 ，
排名第1，选择由S1 。队伍也被称为“物理的银行” 。
当在CK的上升沿和CK的下降沿的交叉点取样， CAS ，RAS和WE定义操作
到由SDRAM中执行。
选择其中DDR2 SDRAM内部银行被激活。
断言片上终结了DQ ， DM ， DQS和DQS信号，如果通过DDR2 SDRAM扩展模式寄存器启用
设置（ EMRS ） 。
在一个银行激活命令周期中，当在CK的上升沿的交叉点取样限定的行地址
和下降CK边缘。在一个读或写命令周期，当在交叉采样定义了列地址
点CK的上升沿和CK的下降沿。除了列地址，接入点用于调用autoprecharge
操作在脉冲串的末端的读或写周期。如果AP高， autoprecharge选择BA0和禁止规定银行
被预充电。如果AP低， autoprecharge被禁用。在一个预充电命令周期，接入点结合使用
与BA0朋来控制银行（县）预充电。如果AP高，所有银行都将pecharged的状态regardiess
BA0 - BAN的投入。如果AP是低，则BA0禁用来哪家银行定义为预充电。
数据输入/输出管脚。
数据写入掩模，与一个数据字节相关联。在写模式下， DM作为一个字节
通过使输入的数据写入，如果它是低，但块的写操作，如果它是高的掩模。在
读模式中， DM线路没有任何效果。
数据选通信号，用一个数据字节相关，来源与数据传输。在写模式，
数据选通信号是由控制器和源为中心在数据窗口。在读模式下，
数据选通信号是通过对DDR2 SDRAM的源和被发送的数据的前沿
窗口。 DQS信号是互补的，并且定时是相对于各自的交叉点
DQS和DQS如果模块是要在单端选通模式下操作时，所有的DQS信号
必须连接在系统板上适当编程的VSS和DDR2 SDRAM模式寄存器。
电源为核心， I / O，串行存在检测和地面的模块。
这是用于将数据传输进或流出该SPD EEPROM中的一个双向引脚。电阻必须连接到V
DD
采取行动
作为一个上拉了起来。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可以从SCL连接到V
DD
作为
上拉。
用于选择串行存在地址引脚检测基址。
TEST引脚保留用于总线分析工具和连接不正常的内存模块（ SO- DIMM）的。
输入
S0-S1
输入
RAS ， CAS ， WE
BA0~BA1
ODT0~ODT1
输入
输入
输入
A0~A9,
A10/AP,
A11~A13
输入
DQ0~DQ63
DM0~DM7
IN / OUT
输入
DQS0~DQS7
DQS0~DQS7
IN / OUT
V
DD
,V
DD
SPD ，V
SS
SDA
SCL
SA0~SA1
TEST
供应
IN / OUT
输入
输入
IN / OUT
修订版1.5 2005年08月
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