512MB无缓冲SODIMM （基于sTSOP ）
DDR SDRAM
DDR SDRAM SODIMM无缓冲
基于256Mb的电子芯片200PIN SODIMM无缓冲（ X8 ）
64位非ECC
修订版1.3
三月。 2004年
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
修订历史
版本1.0 （ 2003年5月）
- 首次发行
版本1.1 （ 2003年8月）
- 修正错字。
版本1.2 （ 2003年12月）
- 修正错字。
版本1.3 （ 2004年3月）
- 修正封装尺寸。
DDR SDRAM
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
基于256Mb的电子芯片200PIN SODIMM无缓冲（ X8 ）
订购信息
产品型号
M470L6423EN0-C(L)B3/A2/B0
密度
512MB
组织
64M ×64
DDR SDRAM
部件组成
32Mx8 （ K4H560838E ） * 16EA
高度
1,250mil
工作频率
B3(DDR333@CL=2.5)
速度@ CL2
速度@ CL2.5
CL- tRCD的-TRP
133MHz
166MHz
2.5-3-3
A2(DDR266@CL=2)
133MHz
133MHz
2-3-3
B0(DDR266@CL=2.5)
100MHz
133MHz
2.5-3-3
特征
电源： VDD： 2.5V
±
0.2V ， VDDQ ： 2.5V
±
0.2V
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
可编程只读延迟2 ， 2.5 （时钟）
可编程突发长度（ 2 ， 4 ， 8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动&自我刷新， 7.8us刷新间隔（ 8K / 64ms的刷新）
??串行存在检测与EEPROM
PCB ：高度1250 （ MIL ） ，双（ 512MB ）双面
SSTL_2接口
54pin sTSOP （Ⅱ） -300包
三星电子有限公司保留变更产品规格，恕不另行通知。
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
引脚配置（正面/背面）
针
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
53
55
57
59
61
63
65
前
VREF
VSS
DQ0
DQ1
VDD
DQS0
DQ2
VSS
DQ3
DQ8
VDD
DQ9
DQS1
VSS
DQ10
DQ11
VDD
CK0
/CK0
VSS
针
67
69
*71
*73
75
*77
*79
81
*83
85
87
*89
*91
93
*95
97
99
101
103
105
107
109
111
113
115
117
119
121
123
125
127
129
131
133
前
DQ27
VDD
CB0
CB1
VSS
DQS8
CB2
VDD
CB3
DU
VSS
CK2
/CK2
VDD
CKE1
DU
A12
A9
VSS
A7
A5
A3
A1
VDD
A10/AP
BA0
/ WE
/CS0
*DU(A13)
VSS
DQ32
DQ33
VDD
DQS4
针
135
137
139
141
143
145
147
149
151
153
155
157
159
161
163
165
167
169
171
173
175
177
179
181
183
185
187
189
191
193
195
197
199
前
DQ34
VSS
DQ35
DQ40
VDD
DQ41
DQS5
VSS
DQ42
DQ43
VDD
VDD
VSS
VSS
DQ48
DQ49
VDD
DQS6
DQ50
VSS
DQ51
DQ56
VDD
DQ57
DQS7
VSS
DQ58
DQ59
VDD
SDA
SCL
VDDSPD
VDDID
针
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
后
VREF
VSS
DQ4
DQ5
VDD
DM0
DQ6
VSS
DQ7
DQ12
VDD
DQ13
DM1
VSS
DQ14
DQ15
VDD
VDD
VSS
VSS
针
68
70
*72
*74
76
*78
*80
82
*84
86
88
90
92
94
96
98
100
102
104
106
108
110
112
114
116
118
120
*122
124
126
128
130
132
134
后
DDR SDRAM
针
136
138
140
142
144
146
148
150
152
154
156
158
160
162
164
166
168
170
172
174
176
178
180
182
184
186
188
190
192
194
196
198
200
后
DQ38
VSS
DQ39
DQ44
VDD
DQ45
DM5
VSS
DQ46
DQ47
VDD
/CK1
CK1
VSS
DQ52
DQ53
VDD
DM6
DQ54
VSS
DQ55
DQ60
VDD
DQ61
DM7
VSS
DQ62
DQ63
VDD
SA0
SA1
SA2
DU
关键
DQ16
DQ17
VDD
DQS2
DQ18
VSS
DQ19
DQ24
VDD
DQ25
DQS3
VSS
DQ26
关键
DQ20
DQ21
VDD
DM2
DQ22
VSS
DQ23
DQ28
VDD
DQ29
DM3
VSS
DQ30
DQ31
VDD
CB4
CB5
VSS
DM8
CB6
VDD
CB7
* DU / （ RESET ）
VSS
VSS
VDD
VDD
CKE0
DU(BA2)
A11
A8
VSS
A6
A4
A2
A0
VDD
BA1
/ RAS
/ CAS
/CS1
DU
VSS
DQ36
DQ37
VDD
DM4
注1 *：这些引脚没有这个模块中使用。
2.销71 ， 72 ，73， 74 ，77， 78 ，79， 80 ， 83 ，84被保留用于X72模块，而不是在x64模块使用。
销95122顷NC为8Mx16基于模块&用于16Mx8基础模块。
3.引脚89 ，91是为X72模块保留。
引脚说明
引脚名称
A0 ~ A12
BA0 BA1
DQ0 DQ63
DQS0 DQS7
CK0 ， CK0 CK1 ， CK1
CKE0 CKE1
CS0 CS1
RAS
CAS
WE
功能
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
引脚名称
DM0 7
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0 2
NC
功能
数据 - 戴面具
电源（ 2.5V ）
电源的DQS （ 2.5V ）
地
电源为参考
串行EEPROM电源
串行数据I / O
串行时钟
地址在EEPROM
无连接
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
DDR SDRAM
功能框图
CS1
CS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS4
DM4
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D0
D8
D4
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D12
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS DQS
DQS5
DM5
D1
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS DQS
D9
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D5
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS DQS
D13
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D2
D10
D6
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D14
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS7
DM7
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS DQS
D3
D11
D7
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS DQS
D15
BA0 - BA1
A0 - A12
RAS
CAS
CKE1
CKE0
WE
BA0 - BA1 ： DDR SDRAM芯片D0 - D15
A0 - A12 ： DDR SDRAM芯片D0 - D15
RAS
CAS
CKE
CKE
WE
： DDR SDRAM的D0 - D15
： DDR SDRAM的D0 - D15
： DDR SDRAM的D8 - D15
： DDR SDRAM的D0 - D7
： DDR SDRAM的D0 - D15
CK0 / 1卡
EDGE
CK0 / 1
R=120
±
5%
D0,D8 / D4,D12
D1,D9 / D5,D13
D2,D10/ D6,D14
D3,D11/ D7,D15
*时钟网络布线
CK2
10pF
CK2
V
DDSPD
V
DD
/V
DDQ
SPD
D0 - D15
D0 - D15
注意事项：
1. DQ到I / O接线被示为推荐，但也可以改变。
2. DQ / DQS / DM / CKE / CS的关系必须保持如图所示
3. DQ ， DQS ， DM / DQS电阻： 22欧姆。
VREF
V
SS
D0 - D15
D0 - D15
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
DDR SDRAM
DDR SDRAM SODIMM无缓冲
基于256Mb的电子芯片200PIN SODIMM无缓冲（ X8 ）
64位非ECC
修订版1.3
三月。 2004年
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
修订历史
版本1.0 （ 2003年5月）
- 首次发行
版本1.1 （ 2003年8月）
- 修正错字。
版本1.2 （ 2003年12月）
- 修正错字。
版本1.3 （ 2004年3月）
- 修正封装尺寸。
DDR SDRAM
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
基于256Mb的电子芯片200PIN SODIMM无缓冲（ X8 ）
订购信息
产品型号
M470L6423EN0-C(L)B3/A2/B0
密度
512MB
组织
64M ×64
DDR SDRAM
部件组成
32Mx8 （ K4H560838E ） * 16EA
高度
1,250mil
工作频率
B3(DDR333@CL=2.5)
速度@ CL2
速度@ CL2.5
CL- tRCD的-TRP
133MHz
166MHz
2.5-3-3
A2(DDR266@CL=2)
133MHz
133MHz
2-3-3
B0(DDR266@CL=2.5)
100MHz
133MHz
2.5-3-3
特征
电源： VDD： 2.5V
±
0.2V ， VDDQ ： 2.5V
±
0.2V
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
可编程只读延迟2 ， 2.5 （时钟）
可编程突发长度（ 2 ， 4 ， 8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动&自我刷新， 7.8us刷新间隔（ 8K / 64ms的刷新）
??串行存在检测与EEPROM
PCB ：高度1250 （ MIL ） ，双（ 512MB ）双面
SSTL_2接口
54pin sTSOP （Ⅱ） -300包
三星电子有限公司保留变更产品规格，恕不另行通知。
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
引脚配置（正面/背面）
针
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
53
55
57
59
61
63
65
前
VREF
VSS
DQ0
DQ1
VDD
DQS0
DQ2
VSS
DQ3
DQ8
VDD
DQ9
DQS1
VSS
DQ10
DQ11
VDD
CK0
/CK0
VSS
针
67
69
*71
*73
75
*77
*79
81
*83
85
87
*89
*91
93
*95
97
99
101
103
105
107
109
111
113
115
117
119
121
123
125
127
129
131
133
前
DQ27
VDD
CB0
CB1
VSS
DQS8
CB2
VDD
CB3
DU
VSS
CK2
/CK2
VDD
CKE1
DU
A12
A9
VSS
A7
A5
A3
A1
VDD
A10/AP
BA0
/ WE
/CS0
*DU(A13)
VSS
DQ32
DQ33
VDD
DQS4
针
135
137
139
141
143
145
147
149
151
153
155
157
159
161
163
165
167
169
171
173
175
177
179
181
183
185
187
189
191
193
195
197
199
前
DQ34
VSS
DQ35
DQ40
VDD
DQ41
DQS5
VSS
DQ42
DQ43
VDD
VDD
VSS
VSS
DQ48
DQ49
VDD
DQS6
DQ50
VSS
DQ51
DQ56
VDD
DQ57
DQS7
VSS
DQ58
DQ59
VDD
SDA
SCL
VDDSPD
VDDID
针
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
后
VREF
VSS
DQ4
DQ5
VDD
DM0
DQ6
VSS
DQ7
DQ12
VDD
DQ13
DM1
VSS
DQ14
DQ15
VDD
VDD
VSS
VSS
针
68
70
*72
*74
76
*78
*80
82
*84
86
88
90
92
94
96
98
100
102
104
106
108
110
112
114
116
118
120
*122
124
126
128
130
132
134
后
DDR SDRAM
针
136
138
140
142
144
146
148
150
152
154
156
158
160
162
164
166
168
170
172
174
176
178
180
182
184
186
188
190
192
194
196
198
200
后
DQ38
VSS
DQ39
DQ44
VDD
DQ45
DM5
VSS
DQ46
DQ47
VDD
/CK1
CK1
VSS
DQ52
DQ53
VDD
DM6
DQ54
VSS
DQ55
DQ60
VDD
DQ61
DM7
VSS
DQ62
DQ63
VDD
SA0
SA1
SA2
DU
关键
DQ16
DQ17
VDD
DQS2
DQ18
VSS
DQ19
DQ24
VDD
DQ25
DQS3
VSS
DQ26
关键
DQ20
DQ21
VDD
DM2
DQ22
VSS
DQ23
DQ28
VDD
DQ29
DM3
VSS
DQ30
DQ31
VDD
CB4
CB5
VSS
DM8
CB6
VDD
CB7
* DU / （ RESET ）
VSS
VSS
VDD
VDD
CKE0
DU(BA2)
A11
A8
VSS
A6
A4
A2
A0
VDD
BA1
/ RAS
/ CAS
/CS1
DU
VSS
DQ36
DQ37
VDD
DM4
注1 *：这些引脚没有这个模块中使用。
2.销71 ， 72 ，73， 74 ，77， 78 ，79， 80 ， 83 ，84被保留用于X72模块，而不是在x64模块使用。
销95122顷NC为8Mx16基于模块&用于16Mx8基础模块。
3.引脚89 ，91是为X72模块保留。
引脚说明
引脚名称
A0 ~ A12
BA0 BA1
DQ0 DQ63
DQS0 DQS7
CK0 ， CK0 CK1 ， CK1
CKE0 CKE1
CS0 CS1
RAS
CAS
WE
功能
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
引脚名称
DM0 7
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0 2
NC
功能
数据 - 戴面具
电源（ 2.5V ）
电源的DQS （ 2.5V ）
地
电源为参考
串行EEPROM电源
串行数据I / O
串行时钟
地址在EEPROM
无连接
修订版1.3日。 2004年
512MB无缓冲SODIMM （基于sTSOP ）
DDR SDRAM
功能框图
CS1
CS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS4
DM4
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D0
D8
D4
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D12
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS DQS
DQS5
DM5
D1
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS DQS
D9
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D5
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS DQS
D13
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D2
D10
D6
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D14
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS7
DM7
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS DQS
D3
D11
D7
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS DQS
D15
BA0 - BA1
A0 - A12
RAS
CAS
CKE1
CKE0
WE
BA0 - BA1 ： DDR SDRAM芯片D0 - D15
A0 - A12 ： DDR SDRAM芯片D0 - D15
RAS
CAS
CKE
CKE
WE
： DDR SDRAM的D0 - D15
： DDR SDRAM的D0 - D15
： DDR SDRAM的D8 - D15
： DDR SDRAM的D0 - D7
： DDR SDRAM的D0 - D15
CK0 / 1卡
EDGE
CK0 / 1
R=120
±
5%
D0,D8 / D4,D12
D1,D9 / D5,D13
D2,D10/ D6,D14
D3,D11/ D7,D15
*时钟网络布线
CK2
10pF
CK2
V
DDSPD
V
DD
/V
DDQ
SPD
D0 - D15
D0 - D15
注意事项：
1. DQ到I / O接线被示为推荐，但也可以改变。
2. DQ / DQS / DM / CKE / CS的关系必须保持如图所示
3. DQ ， DQS ， DM / DQS电阻： 22欧姆。
VREF
V
SS
D0 - D15
D0 - D15
修订版1.3日。 2004年
QQ：2881677436 复制
