M470L3224DT0
200PIN DDR SDRAM SODIMM
256MB DDR SDRAM模块
（ 32Mx64基于16Mx 16 DDR SDRAM ）
200PIN SODIMM
64位非ECC /奇偶校验
修订版0.1
2002年1月
修订版0.1 2002年1月
M470L3224DT0
修订历史
版本0.0 （2001年12月）
1.首先释放。
200PIN DDR SDRAM SODIMM
版本0.1 （月， 2002年）
1.增加了陷阱（主动阅读瓦特/ autoprecharge命令）
修订版0.1 2002年1月
M470L3224DT0
200PIN DDR SDRAM SODIMM
M470L3224DT0 200PIN DDR SDRAM SODIMM
基于16Mx16 32Mx64 200PIN DDR SDRAM SODIMM
概述
三星M470L3224DT0为32M位x 64双倍数据
速率SDRAM高密度内存模块。
三星M470L3224DT0由八个CMOS 16M X
16位与4banks双数据速率SDRAM芯片的66pin TSOP-
安装在一个200PIN玻璃环氧树脂子II（ 400mil ）封装
施特拉特。四0.1uF的去耦电容器被安装在所述
印刷电路板平行的每个DDR SDRAM 。
该M470L3224DT0是双列直插式内存模块和
用于安装到200PIN边缘连接器插槽中。
同步设计允许通过使用精确的周期控制
系统时钟。数据I / O事务是可能的两个
DQS的边缘。工作频率范围，可编程
等待时间和脉冲串长度允许在同一设备是有用的
适用于各种高带宽，高性能的存储系
统的应用程序。
特征
性能范围
产品型号
最大频率。
接口
M470L3224DT0 -C （ L） B3为166MHz （ 6ns@CL=2.5 ）
M470L3224DT0 -C （ L） A2为133MHz （ 7.5ns@CL=2 ）
M470L3224DT0 -C （ L） B0为133MHz （ 7.5ns@CL=2.5 ）
M470L3224DT0 -C （ L） A0为100MHz （ 10ns的@ CL = 2 ）
电源： VDD： 2.5V
±
0.2V ， VDDQ ： 2.5V
±
0.2V
SSTL_2
双倍数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
可编程只读延迟2 ， 2.5 （时钟）
可编程突发长度（ 2 ， 4 ， 8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动&自我刷新， 7.8us刷新间隔（ 8K / 64ms的刷新）
??串行存在检测与EEPROM
PCB ：
高度1250万，
双面组件
引脚配置（正面/背面）
针
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
53
55
57
59
61
63
65
前
VREF
VSS
DQ0
DQ1
VDD
DQS0
DQ2
VSS
DQ3
DQ8
VDD
DQ9
DQS1
VSS
DQ10
DQ11
VDD
CK0
/CK0
VSS
关键
DQ16
DQ17
VDD
DQS2
DQ18
VSS
DQ19
DQ24
VDD
DQ25
DQS3
VSS
DQ26
针
前
针
前
针
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
后
VREF
VSS
DQ4
DQ5
VDD
DM0
DQ6
VSS
DQ7
DQ12
VDD
DQ13
DM1
VSS
DQ14
DQ15
VDD
VDD
VSS
VSS
关键
DQ20
DQ21
VDD
DM2
DQ22
VSS
DQ23
DQ28
VDD
DQ29
DM3
VSS
DQ30
针
68
70
72
74
76
78
80
82
84
86
88
90
92
94
96
98
100
102
104
106
108
110
112
114
116
118
120
122
124
126
128
130
132
134
后
DQ31
VDD
CB4
CB5
VSS
DM8
CB6
VDD
CB7
DU / （ RESET ）
VSS
VSS
VDD
VDD
CKE0
DU(BA2)
A11
A8
VSS
A6
A4
A2
A0
VDD
BA1
/ RAS
/ CAS
/S1
DU
VSS
DQ36
DQ37
VDD
DM4
针
136
138
140
142
144
146
148
150
152
154
156
158
160
162
164
166
168
170
172
174
176
178
180
182
184
186
188
190
192
194
196
198
200
后
DQ38
VSS
DQ39
DQ44
VDD
DQ45
DM5
VSS
DQ46
DQ47
VDD
/CK1
CK1
VSS
DQ52
DQ53
VDD
DM6
DQ54
VSS
DQ55
DQ60
VDD
DQ61
DM7
VSS
DQ62
DQ63
VDD
SA0
SA1
SA2
DU
67
DQ27 135
DQ34
69
VDD
137
VSS
71
CB0
139
DQ35
73
CB1
141
DQ40
75
VSS
143
VDD
77
DQS8 145
DQ41
79
CB2
147
DQS5
81
VDD
149
VSS
83
CB3
151
DQ42
85
DU
153
DQ43
87
VSS
155
VDD
89
CK2
157
VDD
91
/CK2
159
VSS
93
VDD
161
VSS
95
CKE1 163
DQ48
97
DU
165
DQ49
99
A12
167
VDD
101
A9
169
DQS6
103
VSS
171
DQ50
105
A7
173
VSS
107
A5
175
DQ51
109
A3
177
DQ56
111
A1
179
VDD
113
VDD
181
DQ57
115 A10 / AP 183
DQS7
117
BA0
185
VSS
119
/ WE
187
DQ58
121
/S0
189
DQ59
123 DU （ A13 ） 191
VDD
125
VSS
193
SDA
127
DQ32 195
SCL
129
DQ33 197 VDDSPD
131
VDD
199 VDDID
133 DQS4
引脚说明
引脚名称
A0 ~ A12
BA0 BA1
DQ0 DQ63
DQS0 DQS7
CK0 CK2 ，
CK0 CK2
CKE0
CS0
RAS
CAS
WE
DM0 DM7
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0 2
VDDID
NC
*
功能
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
数据 - 戴面具
电源（ 2.5V ）
电源的DQS （ 2.5V ）
地
电源为参考
串行EEPROM电源
供应（ 2.3V至3.6V ）
串行数据I / O
串行时钟
地址在EEPROM
VDD识别标志
无连接
这些引脚没有这个模块中使用。
三星电子有限公司保留变更产品规格，恕不另行通知。
修订版0.1 2002年1月
M470L3224DT0
功能框图
S1
S0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS2
DM2
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS3
DM3
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
BA0 - BA1
A0 - A13
RAS
CAS
CKE0
CKE1
WE
V
DDSPD
V
DD
/V
DDQ
200PIN DDR SDRAM SODIMM
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
S
D0
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
S
D4
DQS4
DM4
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS5
DM5
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
S
D2
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
S
D6
S
D1
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
S
D5
DQS6
DM6
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS7
DM7
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
S
D3
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
Dram1
S
D7
BA0 - BA1 ： DDR SDRAM芯片D0 - D7
A0 - A13 ： DDR SDRAM芯片D0 - D7
RAS ： SDRAM的D0 - D7
CAS ： SDRAM的D0 - D7
CKE ： SDRAM的D0 - D3
CKE ： SDRAM的D4 - D7
WE： SDRAM的D0 - D7
SPD
D0 - D7
SCL
WP
SDA
A0
SA0
A1
SA1
A2
SA2
串行PD
时钟
输入
CK0/CK0
CK1/CK1
CK2/CK2
时钟布线
SDRAM的
4 SDRAM的
4 SDRAM的
NC
CK
CK
卡
EDGE
*时钟网络布线
R=120
±
5%
Dram2
Dram3
Dram4
VREF
V
SS
D0 - D7
D0 - D7
注意事项：
1. DQ到I / O接线如图recom-
修补，而是可以改变。
2. DQ / DQS / DM / CKE / CS关系必须
被保持，如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆。
修订版0.1 2002年1月
M470L3224DT0
绝对最大速率
参数
任何引脚相对于V电压
SS
在V电压
DD
＆放大器; V
DDQ
供应相对于V
SS
储存温度
功耗
短路电流
符号
V
IN
, V
OUT
V
DD
, V
DDQ
T
英镑
P
D
I
OS
200PIN DDR SDRAM SODIMM
价值
-0.5 ~ 3.6
-1.0 ~ 3.6
-55 ~ +150
12
50
单位
V
V
°C
W
mA
注意：
如果绝对最大额定值超出可能会造成永久性损坏设备。
功能操作应仅限于推荐工作条件。
暴露于超过推荐的电压较高的时间过长可能会影响器件的可靠性。
电源&直流工作条件（ SSTL_2 IN / OUT）
推荐工作条件（电压参考V
SS
= 0V ，T
A
= 0 70℃ ）
参数
电源电压（为设备标称V
DD
2.5V的）
I / O电源电压
I / O参考电压
I / O端子电压（系统）
输入逻辑高电压
输入逻辑低电压
输入的电压电平， CK和CK输入
输入差分电压， CK和CK输入
输入交叉点电压， CK和CK输入
输入漏电流
输出漏电流
输出高电流（普通strengh驱动程序）
;V
OUT
= V
TT
+ 0.84V
输出高电流（普通strengh驱动程序）
;V
OUT
= V
TT
- 0.84V
输出高电流（半strengh驱动程序）
;V
OUT
= V
TT
+ 0.45V
输出高电流（半strengh驱动程序）
;V
OUT
= V
TT
- 0.45V
符号
V
DD
V
DDQ
V
REF
V
TT
V
IH
（DC）的
V
IL
（DC）的
V
IN
（DC）的
V
ID
（DC）的
V
IX
（DC）的
I
I
I
OZ
I
OH
I
OL
I
OH
I
OL
民
2.3
2.3
VDDQ/2-50mV
V
REF
-0.04
V
REF
+0.15
-0.3
-0.3
0.3
1.15
-2
-5
-16.8
16.8
-9
9
最大
2.7
2.7
VDDQ/2+50mV
V
REF
+0.04
V
DDQ
+0.3
V
REF
-0.15
V
DDQ
+0.3
V
DDQ
+0.6
1.35
2
5
单位
记
V
V
V
V
V
V
V
V
uA
uA
mA
mA
mA
mA
3
5
1
2
4
4
笔记
1.包括
±
25mV的保证金DC上的V偏置
REF
的，和组合的总
±
50mV的保证金为所有交流噪声和DC上的V偏置
REF
,
带宽限制到20MHz 。在DRAM必须适应于V DRAM的电流尖峰
REF
和内部DRAM耦合噪声
到V
REF
这两者都可能导致V
REF
噪声。 V
REF
应去耦用的电感
≤
3nH.
2.V
TT
不直接向设备施加。 V
TT
是预期的系统供给的信号终止电阻器，被设置为等于
V
REF
的，必须跟踪变化为V的DC电平
REF
3. V
ID
是在CK上的输入电平，并在CK上的输入电平之间的差的量值。
4.这些参数应在实际组件的引脚进行测试，并且可以在任一销或垫被检查
模拟。交流和直流输入规格相对于VREF信封已带宽限制到200MHz 。
5 V的值
IX
预计相当于0.5 * V
DDQ
发送设备的，并且必须跟踪变化的相同的DC电平。
6.这些charactericteristics服从SSTL - 2的II类标准。
修订版0.1 2002年1月
QQ：2880707522 复制
