RDIMM

DDR2 SDRAM

DDR2 SDRAM注册模块

基于1Gb的C-模240PIN注册的模块

72位ECC

60FBGA & 63FBGA与无铅

（符合RoHS ）

信息在本文档提供有关三星产品，

并随时更改，恕不另行通知。

本条中的任何文件应当解释为授予任何许可，

明示或暗示，被禁止的或其他方式，

任何知识产权权利三星的产品或技术。所有

信息在本文档提供

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1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。

2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途

应用在生活中还是个人或人身伤害，或任何军事损失的产品故障或couldresult

国防应用，或任何政府采购到特殊条款或规定可能适用。

*三星电子保留随时更改产品或规格，恕不另行通知。

1 26

修订版1.4 2007年11月

RDIMM

目录

DDR2 SDRAM

1.0 DDR2 DIMM登记订购信息............................................ .............................. 4

2.0产品特点........................................................................................................................................4

3.0地址配置................................................................................................................4

4.0引脚配置（正面/背面） ........................................ ........................................ 5

5.0Pin说明.............................................................................................................................5

6.0输入/输出功能说明............................................ ................................................ 6

7.0功能框图...........................................................................................................7

7.1 2GB ， 256Mx72模块 - M393T5663CZ3 / M393T5663CZA

...................................................................7

7.2 2GB ， 256Mx72模块 - M393T5660CZ3 / M393T5660CZA

...................................................................8

7.3 4GB ， 512MBx72模块 - M393T5160CZ3 / M393T5160CZA

.................................................................9

7.4 4GB ， 512MBx72模块 - M392T5160CJ

........................................................................................10

7.5 8GB ， 1GBx72模块 - M393T1G60CJA

........................................................................................ 11

8.0绝对最大额定直流电压值............................................. .................................................. 0.12

9.0交流&直流工作条件............................................ .................................................. ..12

9.1建议的直流工作条件（ SSTL - 1.8 ）

.....................................................................12

9.2工作温度条件

................................................................................................13

9.3 DC输入逻辑电平

..................................................................................................................13

9.4交流输入逻辑电平

..................................................................................................................13

9.5交流输入测试条件

............................................................................................................13

10.0 IDD规格参数定义............................................. .................................. 14

11.0工作电流表..........................................................................................................15

11.1 M393T5663CZ3 / M393T5663CZA ： 2GB （ 128Mx8 * 18 ）模块

.........................................................15

11.2 M393T5663CZ3 / M393T5663CZA ： 2GB （ 128Mx8 * 18 ）模块

.........................................................15

11.3 M393T5660CZ3 / M393T5660CZA ： 2GB （ 256Mx4 * 18 ）模块

.........................................................16

11.4 M393T5660CZ3 / M393T5660CZA ： 2GB （ 256Mx4 * 18 ）模块

.........................................................16

11.5 M393T5160CZ3 / M393T5160CZA / M392T5160CJA ： 4GB （ 256Mx4 * 36 / 512Mx4 * 18 ）模块

..............17

11.6 M393T5160CZ3 / M393T5160CZA / M392T5160CJA ： 4GB （ 256Mx4 * 36 / 512Mx4 * 18 ）模块

..............17

11.7 M393T1G60CJA ： 8GB （ 512Mx4 * 36 ）模块

................................................................................18

11.8 M393T1G60CJA ： 8GB （ 512Mx4 * 36 ）模块

.................................................................................18

12.0输入/输出电容.......................................................................................................19

13.0电气特性&交流时序DDR2-800 / 667 / 400分之533 .................................. ... 19

通过器件密度13.1刷新参数

......................................................................................19

13.2速箱和CL ， tRCD的，激进党，真相与和解委员会tRAS的相应斌

...........................................19

由速度等级13.3时序参数

..........................................................................................20

14.0物理尺寸： .............................................................................................................22

14.1 128Mbx8 / 256Mbx4基于256Mx72模块（ 2/1秩）

................................................................22

14.2 256Mbx4基于512Mx72模块（ 2级）

................................................................................23

14.3根据512Mx72模块DDP 512Mbx4 （ 2级）

........................................................................24

14.4根据1Gx72模块DDP 512Mbx4 （ 4级）

............................................................................25

15.0 240针DDR2 DIMM注册时钟拓扑.......................................... ....................... 26

2 26

修订版1.4 2007年11月

RDIMM

修订历史

调整

1.0

1.1

1.2

1.3

1.4

MONTH

三月

四月

六月

七月

十一月

YEAR

2007

2007

2007

2007

2007

- 初始版本

- 添加了2GB注册DIMM产品

- 增加了IDD值DDR2-800

- 修正错字

- 修正错字

- 改变订购信息

历史

DDR2 SDRAM

3 26

修订版1.4 2007年11月

RDIMM

1.0 DDR2 DIMM登记订购信息

产品型号

M393T5663CZ3-CD5/CC

M393T5663CZA-CF7/E6

M393T5660CZ3-CD5/CC

M393T5660CZA-CF7/E6

M393T5160CZ3-CD5/CC

M393T5160CZA-CF7/E6

M392T5160CJA-CF7/E6

M393T1G60CJA-CE6/D5

密度

2GB

2GB

2GB

2GB

4GB

4GB

4GB

8GB

组织

256Mx72

256Mx72

256Mx72

256Mx72

512Mx72

512Mx72

512Mx72

1Gx72

部件组成

128Mx8(K4T1G084QC)*18EA

128Mx8(K4T1G084QC)*18EA

256Mx4(K4T1G044QC)*18EA

256Mx4(K4T1G044QC)*18EA

256Mx4(K4T1G044QC)*36EA

256Mx4(K4T1G044QC)*36EA

DDP512Mx4(K4T2G044QC)*18EA

DDP512Mx4(K4T1G044QC)*36EA

等级数

2

2

1

1

2

2

2

4

DDR2 SDRAM

奇偶注册

X

O

X

O

X

O

O

O

高度

30.00mm

30.00mm

30.00mm

30.00mm

30.00mm

30.00mm

18.30mm

30.00mm

注意：

1. “Z”的部件号（第11位）代表无铅产品。和部件号（第11位） "J"代表的双芯片封装产品。

“3”第2号（第12位）代表非奇偶校验注册产品。和部件号（第12位） "A"代表奇偶注册产品。

3.零件号（ 3 4位数字）代表VLP （非常低调）注册的产品"92" 。

2.0特性

性能范围

F7(DDR2-800)

Speed@CL3

Speed@CL4

Speed@CL5

Speed@CL6

CL- tRCD的-TRP

-

533

667

800

6-6-6

E6(DDR2-667)

400

533

667

-

5-5-5

D5(DDR2-533)

400

533

-

-

4-4-4

CC(DDR2-400)

400

400

-

-

3-3-3

单位

Mbps的

Mbps的

Mbps的

Mbps的

CK

JEDEC标准的1.8V ± 0.1V电源

V

DDQ

= 1.8V ± 0.1V

200 MHz的F

CK

为400MB /秒/针， 267MHz F

CK

为533MB /秒/针， 333MHz的F

CK

为667Mb /秒/针， 400MHz的F

CK

为800MB /秒/针

8银行

中科院发布

可编程CAS延时： 3 ， 4 ， 5 ， 6

可编程附加延迟： 0，1， 2，3， 4和5中

写延迟（ WL ） =读延时（ RL ） -1

突发长度： 4,8 （隔行/半字节顺序）

可编程顺序/交错突发模式

双向差分数据选通（单端数据选通是一个可选功能）

片外驱动器（ OCD ）阻抗调整

片上终端与可选值（ 50/75/150欧姆或禁用）

PASR （部分阵列自刷新）

平均更新周期7.8us在比一件T低

例

85°C ， 3.9us在85°C <牛逼

例

< 95

°C

- 支持高温度自刷新速率使得功能

??串行存在检测与EEPROM

DDR2 SDRAM封装： 60ball FBGA - 128Mx4 / 64Mx8

所有无铅产品符合RoHS指令的

注：有关详细DDR2 SDRAM操作，请参考三星的设备操作&时序图。

3.0地址配置

组织

256Mx4 （1GB ）基于模块

128Mx8 （1GB ）基于模块

行地址

A0-A13

A0-A13

列地址

A0-A9, A11

A0-A9

银行地址

BA0-BA2

BA0-BA2

自动预充电

A10

A10

4 26

修订版1.4 2007年11月

RDIMM

4.0引脚配置（正面/背面）

针

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

前

V

REF

V

SS

DQ0

DQ1

V

SS

DQS0

DQS0

V

SS

DQ2

DQ3

V

SS

DQ8

DQ9

V

SS

DQS1

DQS1

V

SS

RESET

NC

V

SS

DQ10

DQ11

V

SS

DQ16

DQ17

V

SS

DQS2

DQS2

V

SS

DQ18

针

121

122

123

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

145

146

147

148

149

150

后

V

SS

DQ4

DQ5

V

SS

DM0/DQS9

NC/DQS9

V

SS

DQ6

DQ7

V

SS

DQ12

DQ13

V

SS

DM1/DQS10

NC/DQS10

V

SS

俄罗斯足协

俄罗斯足协

V

SS

DQ14

DQ15

V

SS

DQ20

DQ21

V

SS

DM2/DQS11

NC/DQS11

V

SS

DQ22

DQ23

针

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60

前

DQ19

V

SS

DQ24

DQ25

V

SS

DQS3

DQS3

V

SS

DQ26

DQ27

V

SS

CB0

CB1

V

SS

DQS8

DQS8

V

SS

CB2

CB3

V

SS

V

DDQ

CKE0

V

DD

BA2

NC / Err_Out

V

DDQ

A11

A7

V

DD

A5

针

151

152

153

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

后

V

SS

DQ28

DQ29

V

SS

DM3/DQS12

NC/DQS12

V

SS

DQ30

DQ31

V

SS

CB4

CB5

V

SS

DM8/DQS17

NC/DQS17

V

SS

CB6

CB7

V

SS

V

DDQ

CKE1

V

DD

NC

NC

V

DDQ

A12

A9

V

DD

A8

A6

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

V

SS

V

SS

V

DD

NC / Par_In

V

DD

A10/AP

BA0

V

DDQ

WE

CAS

V

DDQ

S1

ODT1

V

DDQ

V

SS

DQ32

DQ33

V

SS

DQS4

DQS4

V

SS

DQ34

DQ35

V

SS

DQ40

DQ41

针

61

62

63

64

前

A4

V

DDQ

A2

V

DD

针

181

182

183

184

关键

185

186

187

188

189

190

191

192

193

194

195

196

197

198

199

200

201

202

203

204

205

206

207

208

209

210

CK0

CK0

V

DD

A0

V

DD

BA1

V

DDQ

RAS

S0

V

DDQ

ODT0

A13

V

DD

V

SS

DQ36

DQ37

V

SS

DM4/DQS13

NC/DQS13

V

SS

DQ38

DQ39

V

SS

DQ44

DQ45

V

SS

后

V

DDQ

A3

A1

V

DD

针

91

92

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

DDR2 SDRAM

前

V

SS

DQS5

DQS5

V

SS

DQ42

DQ43

V

SS

DQ48

DQ49

V

SS

SA2

数控（TEST）

V

SS

DQS6

DQS6

V

SS

DQ50

DQ51

V

SS

DQ56

DQ57

V

SS

DQS7

DQS7

V

SS

DQ58

DQ59

V

SS

SDA

SCL

针

211

212

213

214

215

216

217

218

219

220

221

222

223

224

225

226

227

228

229

230

231

232

233

234

235

236

237

238

239

240

后

DM5/DQS14

NC/DQS14

V

SS

DQ46

DQ47

V

SS

DQ52

DQ53

V

SS

S2

S3

V

SS

DM6/DQS15

NC/DQS15

V

SS

DQ54

DQ55

V

SS

DQ60

DQ61

V

SS

DM7/DQS16

NC/DQS16

V

SS

DQ62

DQ63

V

SS

VDDSPD

SA0

SA1

NC =无连接，足协=保留供以后使用

1. RESET （引脚18 ）连接到PLL的两个OE和复位寄存器。

2.测试引脚（引脚102 ）被保留用于总线分析探针和连接不正常的内存模块（DIMM ）

3. NC / Err_Out （引脚55 ）和NC / Par_In （引脚68 ）是可选的函数来检查地址和命令校验。

5.0Pin说明

引脚名称

CK0

CK0

CKE0 ， CKE1

RAS

CAS

WE

S0~ S3

A0~A9, A11~A13

A10/AP

BA0~BA2

SCL

SDA

SA0~SA2

Par_In

Err_Out

RESET

描述

时钟输入端，正线

时钟输入端，负极线

时钟使能

行地址选通

列地址选通

写使能

芯片选择

地址输入

地址输入/ Autoprecharge

DDR2 SDRAM行地址

串行存在检测（ SPD ）时钟输入

SPD数据输入/输出

SPD地址

奇偶校验位的地址和控制总线

在地址和控制总线发现奇偶校验错误

寄存器和PLL控制引脚

引脚名称

ODT0~ODT1

DQ0~DQ63

CB0~CB7

DQS0~DQS8

DQS0~DQS8

DQS9~DQS17

俄罗斯足协

NC

TEST

V

DD

V

DDQ

V

SS

V

REF

V

DDSPD

描述

片上终端

数据输入/输出

数据校验位输入/输出

数据选通信号

数据选通信号，负线

数据选通脉冲（读） ，负极线

留作将来使用

无连接

内存总线测试工具

（不连接，并没有可用的DIMM上）

核心动力

I / O电源

地

输入/输出参考

SPD电源

DM （ 0 8 ） ， DQS （ 9 17 ）数据掩码/数据选通（读）

* VDD和VDDQ引脚连接到单电源平面的PCB 。

5 26

修订版1.4 2007年11月