512MB ， 1GB ， 2GB Registered DIMM内存模组
输入/输出功能描述
符号
CK0
CK0
CKE0~CKE1
TYPE
输入
输入
输入
功能
DDR2 SDRAM
正极线差分对系统时钟输入，其驱动输入到上-DIMM锁相环。
负极线差分对的系统时钟输入端，其驱动输入到上-DIMM的锁相环。
激活SDRAM CK信号时高，停用时， CK信号为低电平。通过取消激活时钟， CKE低
启动省电模式，或自刷新模式。
使相关的SDRAM命令解码器时低，解码器禁用高的时候。当解码器显示
体健，新的命令将被忽略，但以前的行动仍在继续。
这些输入信号也禁用所有输出（除CKE和ODT ）上，当两个输入都是DIMM寄存器（S ）的
高。
I / O总线的阻抗的控制信号。
当在时钟的正上升沿采样， CAS ，RAS和WE定义操作由执行
SDRAM 。
参考电压SSTL_18输入
对于DDR SDRAM输出缓冲隔离电源，以提供更好的抗噪声性能
这四个SDRAM银行被激活选择。
在一个银行激活指令周期，地址定义行地址。
在读或写命令的周期，地址定义的列地址。除了列地址，接入点是
用于调用autoprecharge操作在突发读或写周期的结束。如果AP处于高， autoprecharge是
选择和BA0 ， BA1定义要预充电的银行。如果AP低， autoprecharge被禁用。在一个预充电
指令周期中， AP可与BA0结合， BA1到银行（多个）控制预充电。如果AP高，所有银行
无论BA0或BA1的状态将被预充电。如果AP处于低， BA0和BA1用于定义到预先哪个银行
费。
数据和校验位输入/输出引脚
口罩写入数据时的高，同时具有输入数据发出。两者的DM和DQ有一次一个时钟的写入延迟
写命令被注册到SDRAM 。
电源和接地的DDR SDRAM输入缓冲器和核心逻辑
正线差分数据选通的输入和输出数据。
负极线差分数据选通信号的输入和输出数据。
这些信号被捆绑在系统平面在V
SS
或V
DDSPD
配置串行SPD EEPROM地址范围。
这种双向引脚用于数据传输移入或移出SPD EEPROM中。电阻必须从SDA连接
公交线路到V
DDSPD
作为一个上拉电阻。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可以从SCL总线连接时
到V
DDSPD
作为一个上拉电阻。
串行EEPROM正电源（连接到一个独立的电源引脚，支持从1.7伏到连接器
3.6伏特操作） 。
RESET引脚连接到寄存器，并在PLL OE引脚RST引脚。低电平时，所有寄存器输出
将被驱动为低电平且PLL时钟的DRAM和寄存器（ S）将被设定为低电平（锁相环将保持同步的
认列与输入时钟）
奇偶校验位的地址和控制总线。 （ “1” ：奇， “0” ：即使）
在地址和控制总线发现奇偶校验错误
（关于内存的DIMM未使用）使用的存储器总线分析工具
S0~S1
输入
ODT0~ODT1
RAS ， CAS ， WE
V
REF
V
DDQ
BA0~BA1
输入
输入
供应
供应
输入
A0~A9,A10/AP
A11~A13
输入
DQ0~63,
CB0~CB7
DM0~DM8
V
DD
, V
SS
DQS0~DQS17
DQS0~DQS17
SA0~SA2
SDA
SCL
V
DDSPD
RESET
Par_In
Err_Out
TEST
IN / OUT
输入
供应
IN / OUT
IN / OUT
输入
IN / OUT
输入
供应
输入
输入
输入
IN / OUT
修订版1.3 2005年08月
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