【256MB ， 512MB ， 1GB无缓冲的DIMMDDR2 SDRAM无缓冲DDR2 SDRAM】,IC型号M391T2953BG0-CC,M391T2953BG0-CC PDF资料,M391T2953BG0-CC经销商,ic,电子元器件-51电子网

256MB ， 512MB ， 1GB无缓冲的DIMM

DDR2 SDRAM

无缓冲DDR2 SDRAM模块

基于512Mb的240PIN无缓冲模块B -死

72分之64位非ECC / ECC

修订版1.2

2005年1月

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

DDR2无缓冲DIMM订购信息

产品型号

密度

组织

部件组成

数

秩

1

2

1

2

DDR2 SDRAM

高度

64非ECC

M378T3354BG(Z)0-CD5/CC

M378T6553BG(Z)0-CD5/CC

M378T2953BG(Z)0-CD5/CC

M391T6553BG(Z)0-CD5/CC

M391T2953BG(Z)0-CD5/CC

256MB

512MB

1GB

512MB

1GB

32Mx64

64Mx64

128Mx64

X72 ECC

64Mx72

128Mx72

64Mx8(K4T51083QB)*9

64Mx8(K4T51083QB)*18

30mm

32Mx16(K4T51163QB)*4

64Mx8(K4T51083QB)*8

64Mx8(K4T51083QB)*16

30mm

注： “Z”的部件号代表无铅产品。

特点

性能范围

D5(DDR2-533)

Speed@CL3

Speed@CL4

Speed@CL5

CL- tRCD的-TRP

400

533

-

4-4-4

CC(DDR2-400)

400

-

3-3-3

单位

Mbps的

CK

JEDEC标准的1.8V ± 0.1V电源

VDDQ = 1.8V ± 0.1V

200 MHz的F

CK

为400MB /秒/针， 267MHz F

CK

为533MB /秒/针

4银行

中科院发布

可编程CAS延时： 3 ， 4 ， 5

可编程附加延迟：0， 1 ，2，3和4中

写延迟（ WL ） =读延时（ RL ） -1

突发长度： 4,8 （隔行/半字节顺序）

可编程顺序/交错突发模式

双向差分数据选通（单端数据选通是一个可选功能）

片外驱动器（ OCD ）阻抗调整

片上终端

平均Refesh周期7.8us以较低的则T

例

85°C ， 3.9us在85°C <牛逼

例

< 95 ×C

??串行存在检测与EEPROM

DDR2 SDRAM封装： 60ball FBGA - 64Mx8 ， 84ball FBGA - 32Mx16

所有无铅产品符合RoHS指令的

注：有关详细DDR2 SDRAM操作，请参考三星的设备操作&时序图。

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

地址配置

组织

64Mx8 （512MB ）的基础模块

32Mx16 （512MB ）的基础模块

DDR2 SDRAM

银行地址

BA0-BA1

行地址

A0-A13

A0-A12

列地址

A0-A9

自动预充电

A10

64 DIMM引脚配置（正面/背面）

针

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

前

V

REF

V

SS

DQ0

DQ1

V

SS

DQS0

V

SS

DQ2

DQ3

V

SS

DQ8

DQ9

V

SS

DQS1

V

SS

NC

V

SS

DQ10

DQ11

V

SS

DQ16

DQ17

V

SS

DQS2

V

SS

DQ18

针

121

122

123

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

145

146

147

148

149

150

后

V

SS

DQ4

DQ5

V

SS

DM0

NC

V

SS

DQ6

DQ7

V

SS

DQ12

DQ13

V

SS

DM1

NC

V

SS

CK1

V

SS

DQ14

DQ15

V

SS

DQ20

DQ21

V

SS

DM2

NC

V

SS

DQ22

DQ23

针

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60

前

DQ19

V

SS

DQ24

DQ25

V

SS

DQS3

V

SS

DQ26

DQ27

V

SS

NC

V

SS

NC

V

SS

NC

V

SS

V

DDQ

CKE0

V

DD

NC

V

DDQ

A11

A7

V

DD

A5

针

151

152

153

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

后

V

SS

DQ28

DQ29

V

SS

DM3

NC

V

SS

DQ30

DQ31

V

SS

NC

V

SS

NC

V

SS

NC

V

SS

V

DDQ

CKE1

V

DD

NC

V

DDQ

A12

A9

V

DD

A8

A6

针

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

前

A4

V

DDQ

A2

V

DD

针

181

182

183

184

关键

185

186

187

188

189

190

191

192

193

194

195

196

197

198

199

200

201

202

203

204

205

206

207

208

209

210

后

V

DDQ

A3

A1

V

DD

CK0

V

DD

A0

V

DD

BA1

V

DDQ

RAS

S0

V

DDQ

ODT0

A13

V

DD

V

SS

DQ36

DQ37

V

SS

DM4

NC

V

SS

DQ38

DQ39

V

SS

DQ44

DQ45

V

SS

1

针

91

92

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

前

V

SS

DQS5

V

SS

DQ42

DQ43

V

SS

DQ48

DQ49

V

SS

SA2

NC ，测试

2

V

SS

DQS6

V

SS

DQ50

DQ51

V

SS

DQ56

DQ57

V

SS

DQS7

V

SS

DQ58

DQ59

V

SS

SDA

SCL

针

211

212

213

214

215

216

217

218

219

220

221

222

223

224

225

226

227

228

229

230

231

232

233

234

235

236

237

238

239

240

后

DM5

NC

V

SS

DQ46

DQ47

V

SS

DQ52

DQ53

V

SS

CK2

V

SS

DM6

NC

V

SS

DQ54

DQ55

V

SS

DQ60

DQ61

V

SS

DM7

NC

V

SS

DQ62

DQ63

V

SS

VDDSPD

SA0

SA1

V

SS

V

SS

V

DD

NC

V

DD

A10/AP

BA0

V

DDQ

WE

CAS

V

DDQ

S1

ODT1

V

DDQ

V

SS

DQ32

DQ33

V

SS

DQS4

V

SS

DQ34

DQ35

V

SS

DQ40

DQ41

NC =无连接，足协=保留供以后使用

1. Pin196 （A13 ）被用于X4的/ x8的碱无缓冲的DIMM。

2. TEST引脚被保留用于总线分析工具和连接不上标准的内存模块产品条（DIMM ）。

三星电子有限公司保留变更产品规格，恕不另行通知。

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

X72 DIMM引脚排列图（正面/背面）

针

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

DDR2 SDRAM

前

A4

V

DDQ

A2

V

DD

关键

V

SS

V

SS

V

DD

NC

V

DD

A10/AP

BA0

V

DDQ

WE

CAS

V

DDQ

S1

ODT1

V

DDQ

V

SS

DQ32

DQ33

V

SS

DQS4

V

SS

DQ34

DQ35

V

SS

DQ40

DQ41

前

V

REF

V

SS

DQ0

DQ1

V

SS

DQS0

V

SS

DQ2

DQ3

V

SS

DQ8

DQ9

V

SS

DQS1

V

SS

NC

V

SS

DQ10

DQ11

V

SS

DQ16

DQ17

V

SS

DQS2

V

SS

DQ18

针

121

122

123

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

145

146

147

148

149

150

后

V

SS

DQ4

DQ5

V

SS

DM0

NC

V

SS

DQ6

DQ7

V

SS

DQ12

DQ13

V

SS

DM1

NC

V

SS

CK1

V

SS

DQ14

DQ15

V

SS

DQ20

DQ21

V

SS

DM2

NC

V

SS

DQ22

DQ23

针

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60

前

DQ19

V

SS

DQ24

DQ25

V

SS

DQS3

V

SS

DQ26

DQ27

V

SS

CB0

CB1

V

SS

DQS8

V

SS

CB2

CB3

V

SS

V

DDQ

CKE0

V

DD

NC

V

DDQ

A11

A7

V

DD

A5

针

151

152

153

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

后

V

SS

DQ28

DQ29

V

SS

DM3

NC

V

SS

DQ30

DQ31

V

SS

CB4

CB5

V

SS

DM8

NC

V

SS

CB6

CB7

V

SS

V

DDQ

CKE1

V

DD

NC

V

DDQ

A12

A9

V

DD

A8

A6

针

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

针

181

182

183

184

185

186

187

188

189

190

191

192

193

194

195

196

197

198

199

200

201

202

203

204

205

206

207

208

209

210

后

V

DDQ

A3

A1

V

DD

CK0

V

DD

A0

V

DD

BA1

V

DDQ

RAS

S0

V

DDQ

ODT0

A13

V

DD

V

SS

DQ36

DQ37

V

SS

DM4

NC

V

SS

DQ38

DQ39

V

SS

DQ44

DQ45

V

SS

针

91

92

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

前

V

SS

DQS5

V

SS

DQ42

DQ43

V

SS

DQ48

DQ49

V

SS

SA2

NC ，测试

V

SS

DQS6

V

SS

DQ50

DQ51

V

SS

DQ56

DQ57

V

SS

DQS7

V

SS

DQ58

DQ59

V

SS

SDA

SCL

2

针

211

212

213

214

215

216

217

218

219

220

221

222

223

224

225

226

227

228

229

230

231

232

233

234

235

236

237

238

239

240

后

DM5

NC

V

SS

DQ46

DQ47

V

SS

DQ52

DQ53

V

SS

CK2

V

SS

DM6

NC

V

SS

DQ54

DQ55

V

SS

DQ60

DQ61

V

SS

DM7

NC

V

SS

DQ62

DQ63

V

SS

VDDSPD

SA0

SA1

NC =无连接，足协=保留供以后使用

1. Pin196 （A13 ）被用于X4的/ x8的碱无缓冲的DIMM。

2. TEST引脚被保留用于总线分析工具和连接不上标准的内存模块产品条（DIMM ）。

三星电子有限公司保留变更产品规格，恕不另行通知。

引脚说明

引脚名称

A0-A13

BA0 ， BA1

RAS

CAS

WE

S0, S1

CKE0,CKE1

ODT0 ， ODT1

DQ0 - DQ63

CB0 - CB7

DQS0 - DQS8

DM(0-8)

DQS0-DQS8

描述

DDR2 SDRAM地址总线

DDR2 SDRAM的银行选择

DDR2 SDRAM行地址选通

DDR2 SDRAM列地址选通信

DDR2 SDRAM WIRTE启用

DIMM列选线

DDR2 SDRAM时钟使能线

片上终端控制线

DIMM内存数据总线

DIMM的ECC检查位

DDR2 SDRAM数据选通信号

DDR2 SDRAM的数据掩码

DDR2 SDRAM差分数据选通信号

引脚名称

CK0 ， CK1 ， CK2

SCL

SDA

SA0-SA2

V

DD

*

V

DDQ

*

V

REF

V

SS

V

DD

SPD

NC

RESET

TEST

描述

DDR2 SDRAM时钟（差分对的正线）

DDR2 SDRAM时钟（差分对的负线）

I

2

C串行总线时钟EEPROM

I

2

对于EEPROM C串行总线的数据线

I

2

C串行地址选择EEPROM

DDR2 SDRAM核心供电

DDR2 SDRAM的I / O驱动器电源

DDR2 SDRAM的I / O基准源

电源回路（接地）

串行EEPROM正电源

备用引脚（无连接）

未使用的UDIMM

利用存储器总线分析工具（在未使用的内存

的DIMM ）

* VDD和VDDQ引脚连接到单电源平面的PCB 。

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

输入/输出功能描述

符号

CK0-CK2

CKE0-CKE1

TYPE

输入

功能

DDR2 SDRAM

CK和CK是差分时钟输入。所有的SDRAM地址/ CNTL输入采样交叉

的CK和CK的下降沿上升沿。输出（读出）的数据是参考的交叉

CK和CK （交叉的两个方向）

激活SDRAM CK信号时高，停用时， CK信号为低电平。通过deactivat-

荷兰国际集团的钟表， CKE低启动鲍威掉电模式，或自刷新模式

使相关联的SDRAM的命令译码器，当低和禁用命令解码器

当高。当命令解码器disbled ，新的命令将被忽略，但以前的操作

系统蒸发散继续。此信号为外部等级的选择与多个等级系统

RAS ，CAS和WE （

随着

CS ）定义所输入的命令。

当高，端接电阻启用所有DQ ， DQ和DM引脚，假设函数

在扩展模式寄存器设置（ EMRS ）启用。

参考电压为SSTL 18的投入。

电源为DDR II SDRAM输出缓冲器，以提供更好的抗噪声性能。对于所有电流

租金DDR2无缓冲DIMM设计， VDDQ共享相同的电源层与VDD引脚。

这四个SDRAM银行被激活选择。

在一个银行激活指令周期，地址输入定义的行地址（ RA0 - RA13 ）

在读或写命令的周期，地址输入定义科拉姆地址，除了

列地址，接入点用于调用autoprecharge操作在脉冲串的末端的读或写

周期。如果AP处于高， autoprecharge选择和BA0 ， BA1定义要预充电的银行。如果

接入点低， autoprecharge被disbled 。在预充电命令周期，接入点结合使用

与BA0 ， BA1来控制银行（县）预充电。如果AP高，所有银行都将被预充电

不管BA0的状态， BA1 。如果AP低， BA0 ， BA1are用于定义预哪家银行

费。

数据和校验位输入/输出引脚。

DM为输入掩码信号为写入数据。当DM采样高重合的输入数据被屏蔽

输入

S0-S1

RAS ， CAS ， WE

ODT0-ODT1

V

REF

V

DDQ

BA0-BA1

输入

供应

输入

A0-A13

输入

DQ0-DQ63

CB0-CB7

IN / OUT

DM0-DM8

输入

用在写访问该输入数据。 DM进行采样DQS的两边。虽然DM引脚

输入止， DM加载的DQ和DQS负载相匹配。

电源线和地线的DDR2 SDRAM输入缓冲器和核心逻辑。 VDD和VDDQ引脚连接到

V

DD

/V

DDQ

飞机上的这些模块。

数据选通信号的输入和输出数据。对于使用X16 orginized的DRAM DQ0-7连接到Rawcards

在DRAM和DQ8-17的LDQS引脚连接到DRAM的UDQS销

这些信号并连接在系统平面在V

SS

或V

DD

配置串行SPD EER-

聚甲醛的地址范围。

这种双向引脚用于数据传输移入或移出SPD EEPROM中。电阻必须

从SDA总线连接到VDD作为系统板上的上拉。

这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可以连接

通过SCL总线时间到VDD以充当上拉onthe系统板。

电源的SPD EEPROM 。这种供应是单独从V

DD

/V

DDQ

电源层。

EEPROM的电源可操作在1.7V至3.6V 。

V

DD

,V

SS

DQS0-DQS8

SA0-SA2

SDA

SCL

V

DD

SPD

供应

IN / OUT

输入

IN / OUT

输入

供应

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

DDR2 SDRAM

无缓冲DDR2 SDRAM模块

基于512Mb的240PIN无缓冲模块B -死

72分之64位非ECC / ECC

修订版1.2

2005年1月

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

DDR2无缓冲DIMM订购信息

产品型号

密度

组织

部件组成

数

秩

1

2

1

2

DDR2 SDRAM

高度

64非ECC

M378T3354BG(Z)0-CD5/CC

M378T6553BG(Z)0-CD5/CC

M378T2953BG(Z)0-CD5/CC

M391T6553BG(Z)0-CD5/CC

M391T2953BG(Z)0-CD5/CC

256MB

512MB

1GB

512MB

1GB

32Mx64

64Mx64

128Mx64

X72 ECC

64Mx72

128Mx72

64Mx8(K4T51083QB)*9

64Mx8(K4T51083QB)*18

30mm

32Mx16(K4T51163QB)*4

64Mx8(K4T51083QB)*8

64Mx8(K4T51083QB)*16

30mm

注： “Z”的部件号代表无铅产品。

特点

性能范围

D5(DDR2-533)

Speed@CL3

Speed@CL4

Speed@CL5

CL- tRCD的-TRP

400

533

-

4-4-4

CC(DDR2-400)

400

-

3-3-3

单位

Mbps的

CK

JEDEC标准的1.8V ± 0.1V电源

VDDQ = 1.8V ± 0.1V

200 MHz的F

CK

为400MB /秒/针， 267MHz F

CK

为533MB /秒/针

4银行

中科院发布

可编程CAS延时： 3 ， 4 ， 5

可编程附加延迟：0， 1 ，2，3和4中

写延迟（ WL ） =读延时（ RL ） -1

突发长度： 4,8 （隔行/半字节顺序）

可编程顺序/交错突发模式

双向差分数据选通（单端数据选通是一个可选功能）

片外驱动器（ OCD ）阻抗调整

片上终端

平均Refesh周期7.8us以较低的则T

例

85°C ， 3.9us在85°C <牛逼

例

< 95 ×C

??串行存在检测与EEPROM

DDR2 SDRAM封装： 60ball FBGA - 64Mx8 ， 84ball FBGA - 32Mx16

所有无铅产品符合RoHS指令的

注：有关详细DDR2 SDRAM操作，请参考三星的设备操作&时序图。

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

地址配置

组织

64Mx8 （512MB ）的基础模块

32Mx16 （512MB ）的基础模块

DDR2 SDRAM

银行地址

BA0-BA1

行地址

A0-A13

A0-A12

列地址

A0-A9

自动预充电

A10

64 DIMM引脚配置（正面/背面）

针

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

前

V

REF

V

SS

DQ0

DQ1

V

SS

DQS0

V

SS

DQ2

DQ3

V

SS

DQ8

DQ9

V

SS

DQS1

V

SS

NC

V

SS

DQ10

DQ11

V

SS

DQ16

DQ17

V

SS

DQS2

V

SS

DQ18

针

121

122

123

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

145

146

147

148

149

150

后

V

SS

DQ4

DQ5

V

SS

DM0

NC

V

SS

DQ6

DQ7

V

SS

DQ12

DQ13

V

SS

DM1

NC

V

SS

CK1

V

SS

DQ14

DQ15

V

SS

DQ20

DQ21

V

SS

DM2

NC

V

SS

DQ22

DQ23

针

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60

前

DQ19

V

SS

DQ24

DQ25

V

SS

DQS3

V

SS

DQ26

DQ27

V

SS

NC

V

SS

NC

V

SS

NC

V

SS

V

DDQ

CKE0

V

DD

NC

V

DDQ

A11

A7

V

DD

A5

针

151

152

153

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

后

V

SS

DQ28

DQ29

V

SS

DM3

NC

V

SS

DQ30

DQ31

V

SS

NC

V

SS

NC

V

SS

NC

V

SS

V

DDQ

CKE1

V

DD

NC

V

DDQ

A12

A9

V

DD

A8

A6

针

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

前

A4

V

DDQ

A2

V

DD

针

181

182

183

184

关键

185

186

187

188

189

190

191

192

193

194

195

196

197

198

199

200

201

202

203

204

205

206

207

208

209

210

后

V

DDQ

A3

A1

V

DD

CK0

V

DD

A0

V

DD

BA1

V

DDQ

RAS

S0

V

DDQ

ODT0

A13

V

DD

V

SS

DQ36

DQ37

V

SS

DM4

NC

V

SS

DQ38

DQ39

V

SS

DQ44

DQ45

V

SS

1

针

91

92

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

前

V

SS

DQS5

V

SS

DQ42

DQ43

V

SS

DQ48

DQ49

V

SS

SA2

NC ，测试

2

V

SS

DQS6

V

SS

DQ50

DQ51

V

SS

DQ56

DQ57

V

SS

DQS7

V

SS

DQ58

DQ59

V

SS

SDA

SCL

针

211

212

213

214

215

216

217

218

219

220

221

222

223

224

225

226

227

228

229

230

231

232

233

234

235

236

237

238

239

240

后

DM5

NC

V

SS

DQ46

DQ47

V

SS

DQ52

DQ53

V

SS

CK2

V

SS

DM6

NC

V

SS

DQ54

DQ55

V

SS

DQ60

DQ61

V

SS

DM7

NC

V

SS

DQ62

DQ63

V

SS

VDDSPD

SA0

SA1

V

SS

V

SS

V

DD

NC

V

DD

A10/AP

BA0

V

DDQ

WE

CAS

V

DDQ

S1

ODT1

V

DDQ

V

SS

DQ32

DQ33

V

SS

DQS4

V

SS

DQ34

DQ35

V

SS

DQ40

DQ41

NC =无连接，足协=保留供以后使用

1. Pin196 （A13 ）被用于X4的/ x8的碱无缓冲的DIMM。

2. TEST引脚被保留用于总线分析工具和连接不上标准的内存模块产品条（DIMM ）。

三星电子有限公司保留变更产品规格，恕不另行通知。

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

X72 DIMM引脚排列图（正面/背面）

针

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

DDR2 SDRAM

前

A4

V

DDQ

A2

V

DD

关键

V

SS

V

SS

V

DD

NC

V

DD

A10/AP

BA0

V

DDQ

WE

CAS

V

DDQ

S1

ODT1

V

DDQ

V

SS

DQ32

DQ33

V

SS

DQS4

V

SS

DQ34

DQ35

V

SS

DQ40

DQ41

前

V

REF

V

SS

DQ0

DQ1

V

SS

DQS0

V

SS

DQ2

DQ3

V

SS

DQ8

DQ9

V

SS

DQS1

V

SS

NC

V

SS

DQ10

DQ11

V

SS

DQ16

DQ17

V

SS

DQS2

V

SS

DQ18

针

121

122

123

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

145

146

147

148

149

150

后

V

SS

DQ4

DQ5

V

SS

DM0

NC

V

SS

DQ6

DQ7

V

SS

DQ12

DQ13

V

SS

DM1

NC

V

SS

CK1

V

SS

DQ14

DQ15

V

SS

DQ20

DQ21

V

SS

DM2

NC

V

SS

DQ22

DQ23

针

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60

前

DQ19

V

SS

DQ24

DQ25

V

SS

DQS3

V

SS

DQ26

DQ27

V

SS

CB0

CB1

V

SS

DQS8

V

SS

CB2

CB3

V

SS

V

DDQ

CKE0

V

DD

NC

V

DDQ

A11

A7

V

DD

A5

针

151

152

153

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

后

V

SS

DQ28

DQ29

V

SS

DM3

NC

V

SS

DQ30

DQ31

V

SS

CB4

CB5

V

SS

DM8

NC

V

SS

CB6

CB7

V

SS

V

DDQ

CKE1

V

DD

NC

V

DDQ

A12

A9

V

DD

A8

A6

针

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

针

181

182

183

184

185

186

187

188

189

190

191

192

193

194

195

196

197

198

199

200

201

202

203

204

205

206

207

208

209

210

后

V

DDQ

A3

A1

V

DD

CK0

V

DD

A0

V

DD

BA1

V

DDQ

RAS

S0

V

DDQ

ODT0

A13

V

DD

V

SS

DQ36

DQ37

V

SS

DM4

NC

V

SS

DQ38

DQ39

V

SS

DQ44

DQ45

V

SS

针

91

92

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

前

V

SS

DQS5

V

SS

DQ42

DQ43

V

SS

DQ48

DQ49

V

SS

SA2

NC ，测试

V

SS

DQS6

V

SS

DQ50

DQ51

V

SS

DQ56

DQ57

V

SS

DQS7

V

SS

DQ58

DQ59

V

SS

SDA

SCL

2

针

211

212

213

214

215

216

217

218

219

220

221

222

223

224

225

226

227

228

229

230

231

232

233

234

235

236

237

238

239

240

后

DM5

NC

V

SS

DQ46

DQ47

V

SS

DQ52

DQ53

V

SS

CK2

V

SS

DM6

NC

V

SS

DQ54

DQ55

V

SS

DQ60

DQ61

V

SS

DM7

NC

V

SS

DQ62

DQ63

V

SS

VDDSPD

SA0

SA1

NC =无连接，足协=保留供以后使用

1. Pin196 （A13 ）被用于X4的/ x8的碱无缓冲的DIMM。

2. TEST引脚被保留用于总线分析工具和连接不上标准的内存模块产品条（DIMM ）。

三星电子有限公司保留变更产品规格，恕不另行通知。

引脚说明

引脚名称

A0-A13

BA0 ， BA1

RAS

CAS

WE

S0, S1

CKE0,CKE1

ODT0 ， ODT1

DQ0 - DQ63

CB0 - CB7

DQS0 - DQS8

DM(0-8)

DQS0-DQS8

描述

DDR2 SDRAM地址总线

DDR2 SDRAM的银行选择

DDR2 SDRAM行地址选通

DDR2 SDRAM列地址选通信

DDR2 SDRAM WIRTE启用

DIMM列选线

DDR2 SDRAM时钟使能线

片上终端控制线

DIMM内存数据总线

DIMM的ECC检查位

DDR2 SDRAM数据选通信号

DDR2 SDRAM的数据掩码

DDR2 SDRAM差分数据选通信号

引脚名称

CK0 ， CK1 ， CK2

SCL

SDA

SA0-SA2

V

DD

*

V

DDQ

*

V

REF

V

SS

V

DD

SPD

NC

RESET

TEST

描述

DDR2 SDRAM时钟（差分对的正线）

DDR2 SDRAM时钟（差分对的负线）

I

2

C串行总线时钟EEPROM

I

2

对于EEPROM C串行总线的数据线

I

2

C串行地址选择EEPROM

DDR2 SDRAM核心供电

DDR2 SDRAM的I / O驱动器电源

DDR2 SDRAM的I / O基准源

电源回路（接地）

串行EEPROM正电源

备用引脚（无连接）

未使用的UDIMM

利用存储器总线分析工具（在未使用的内存

的DIMM ）

* VDD和VDDQ引脚连接到单电源平面的PCB 。

修订版1.2 2005年1月

256MB ， 512MB ， 1GB无缓冲的DIMM

输入/输出功能描述

符号

CK0-CK2

CKE0-CKE1

TYPE

输入

功能

DDR2 SDRAM

CK和CK是差分时钟输入。所有的SDRAM地址/ CNTL输入采样交叉

的CK和CK的下降沿上升沿。输出（读出）的数据是参考的交叉

CK和CK （交叉的两个方向）

激活SDRAM CK信号时高，停用时， CK信号为低电平。通过deactivat-

荷兰国际集团的钟表， CKE低启动鲍威掉电模式，或自刷新模式

使相关联的SDRAM的命令译码器，当低和禁用命令解码器

当高。当命令解码器disbled ，新的命令将被忽略，但以前的操作

系统蒸发散继续。此信号为外部等级的选择与多个等级系统

RAS ，CAS和WE （

随着

CS ）定义所输入的命令。

当高，端接电阻启用所有DQ ， DQ和DM引脚，假设函数

在扩展模式寄存器设置（ EMRS ）启用。

参考电压为SSTL 18的投入。

电源为DDR II SDRAM输出缓冲器，以提供更好的抗噪声性能。对于所有电流

租金DDR2无缓冲DIMM设计， VDDQ共享相同的电源层与VDD引脚。

这四个SDRAM银行被激活选择。

在一个银行激活指令周期，地址输入定义的行地址（ RA0 - RA13 ）

在读或写命令的周期，地址输入定义科拉姆地址，除了

列地址，接入点用于调用autoprecharge操作在脉冲串的末端的读或写

周期。如果AP处于高， autoprecharge选择和BA0 ， BA1定义要预充电的银行。如果

接入点低， autoprecharge被disbled 。在预充电命令周期，接入点结合使用

与BA0 ， BA1来控制银行（县）预充电。如果AP高，所有银行都将被预充电

不管BA0的状态， BA1 。如果AP低， BA0 ， BA1are用于定义预哪家银行

费。

数据和校验位输入/输出引脚。

DM为输入掩码信号为写入数据。当DM采样高重合的输入数据被屏蔽

输入

S0-S1

RAS ， CAS ， WE

ODT0-ODT1

V

REF

V

DDQ

BA0-BA1

输入

供应

输入

A0-A13

输入

DQ0-DQ63

CB0-CB7

IN / OUT

DM0-DM8

输入

用在写访问该输入数据。 DM进行采样DQS的两边。虽然DM引脚

输入止， DM加载的DQ和DQS负载相匹配。

电源线和地线的DDR2 SDRAM输入缓冲器和核心逻辑。 VDD和VDDQ引脚连接到

V

DD

/V

DDQ

飞机上的这些模块。

数据选通信号的输入和输出数据。对于使用X16 orginized的DRAM DQ0-7连接到Rawcards

在DRAM和DQ8-17的LDQS引脚连接到DRAM的UDQS销

这些信号并连接在系统平面在V

SS

或V

DD

配置串行SPD EER-

聚甲醛的地址范围。

这种双向引脚用于数据传输移入或移出SPD EEPROM中。电阻必须

从SDA总线连接到VDD作为系统板上的上拉。

这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可以连接

通过SCL总线时间到VDD以充当上拉onthe系统板。

电源的SPD EEPROM 。这种供应是单独从V

DD

/V

DDQ

电源层。

EEPROM的电源可操作在1.7V至3.6V 。

V

DD

,V

SS

DQS0-DQS8

SA0-SA2

SDA

SCL

V

DD

SPD

供应

IN / OUT

输入

IN / OUT

输入

供应

修订版1.2 2005年1月