256MB ， 512MB ， 1GB无缓冲DIMM
DDR SDRAM
DDR SDRAM的无缓冲模块
基于512Mb的C-模184PIN无缓冲模块
64 /72-位ECC /非ECC
66 TSOP - II与无铅
（符合RoHS ）
修订版1.0
二月。 2005年
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
512MB C-死修订历史
版本0.0 （ 2004年4月）
- 第一个版本的内部审查
版本0.1 （ 2004年8月）
- 初步规范发布。
版本0.2（ 2004年10月）
- 改变IDD电流。
1.0修订版（ 2005年2月）
- 修订版1.0规范。释放。
DDR SDRAM
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
基于512Mb的C-模184PIN DIMM无缓冲（ X8 ， X16 ）
订购信息
产品型号
M368L3324CUS-C(L)CC/B3
M368L6523CUS-C(L)CC/B3
M381L6523CUM-C(L)CC/B3
M368L2923CUN-C(L)CC/B3
M381L2923CUM-C(L)CC/B3
密度
256MB
512MB
512MB
1GB
1GB
组织
32M ×64
64M ×64
64M X 72
128M ×64
128M X 72
DDR SDRAM
部件组成
32Mx16 （ K4H511638C ） * 4EA
64Mx8 （ K4H510838C ） * 8EA
64Mx8 （ K4H510838C ） * 9EA
64Mx8 （ K4H510838C ） * 16EA
64Mx8 （ K4H510838C ） * 18EA
高度
1,250mil
1,250mil
1,250mil
1,250mil
1,250mil
工作频率
CC(DDR400@CL=3)
速度@ CL2
速度@ CL2.5
速度@ CL3
CL- tRCD的-TRP
-
166MHz
200MHz
3-3-3
B3(DDR333@CL=2.5)
133MHz
166MHz
-
2.5-3-3
特征
VDD ： 2.5V ± 0.2V ， VDDQ ： 2.5V ± 0.2V的DDR333
VDD ： 2.6V ± 0.1V ， VDDQ ： 2.6V ± 0.1V的DDR400
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通[ DQ ] （ X4，X8 ）， & [L （ U） DQS ] （ X16 ）
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
可编程只读潜伏期： DDR333 （ 2.5时钟） ， DDR400 （ 3时钟）
可编程突发长度（ 2 ， 4 ， 8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动&自我刷新， 7.8us刷新间隔（ 8K / 64ms的刷新）
??串行存在检测与EEPROM
PCB ：高度1250 （ MIL ） &单（ 256 ， 512MB ） ，双（ 1GB ）双面
SSTL_2接口
66pin TSOP II
无铅
包
符合RoHS
三星电子有限公司保留变更产品规格，恕不另行通知。
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
引脚配置（正面/背面）
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
前
VREF
DQ0
VSS
DQ1
DQS0
DQ2
VDD
DQ3
NC
NC
VSS
DQ8
DQ9
DQS1
VDDQ
CK1
/CK1
VSS
DQ10
DQ11
CKE0
VDDQ
DQ16
DQ17
DQS2
VSS
A9
DQ18
A7
VDDQ
DQ19
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
前
A5
DQ24
VSS
DQ25
DQS3
A4
VDD
DQ26
DQ27
A2
VSS
A1
CB0
CB1
VDD
DQS8
A0
CB2
VSS
CB3
BA1
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
VDDQ
/ WE
DQ41
/ CAS
VSS
DQS5
DQ42
DQ43
VDD
*/CS2
DQ48
DQ49
VSS
/CK2
CK2
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
VSS
DQ4
DQ5
VDDQ
DM0
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1
VDD
DQ14
DQ15
CKE1
VDDQ
*BA2
DQ20
A12
VSS
DQ21
A11
DM2
VDD
DQ22
A8
DQ23
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
后
VSS
A6
DQ28
DQ29
VDDQ
DM3
A3
DQ30
VSS
DQ31
CB4
CB5
VDDQ
CK0
/CK0
VSS
DM8
A10
CB6
VDDQ
CB7
DDR SDRAM
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
后
/ RAS
DQ45
VDDQ
/CS0
/CS1
DM5
VSS
DQ46
DQ47
*/CS3
VDDQ
DQ52
DQ53
*A13
VDD
DM6
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
关键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
关键
VSS
DQ36
DQ37
VDD
DM4
DQ38
DQ39
VSS
DQ44
注意：
1. * ：这些引脚没有这个模块中使用。
2.引脚44 ， 45 ， 47 ， 49 ， 51 ， 134 ， 135 ， 140 ， 142和144上使用X72模块（ M381 ） ，而不是在x64模块一起使用。
3.引脚111 ， 158顷数控为1row模块&用于2ROW模块[ M368 （81） L2923CUN （M） ] 。
4.销137和138 NC的X16 1Row模块（ M368L3324CUS ） 。
引脚说明
引脚名称
A0 ~ A12
BA0 BA1
DQ0 DQ63
DQS0 DQS8
CK0 ， CK0 CK2 ， CK2
CKE0 ， CKE1 （双银行）
CS0 ， CS1 （双银行）
RAS
CAS
WE
CB0 CB7 （对于X72模块）
功能
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
校验位（数据输入/数据输出）
引脚名称
DM0 7 ， 8 （用于ECC ）
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0 2
NC
数据 - 戴面具
电源
（ 2.5V为DDR333 ， 2.6V为DDR400 ）
电源的DQS
（ 2.5V为DDR333 ， 2.6V为DDR400 ）
地
电源为参考
串行EEPROM电源/电源（ 2.3V至3.6V ）
串行数据I / O
串行时钟
地址在EEPROM
无连接
功能
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
DDR SDRAM
256MB ， 32M ×64的非ECC模块（ M368L3324CUS ）
（填充的是x16的DDR SDRAM内存模块1行）
功能框图
CS0
DQS1
DM1
DQ13
DQ14
DQ12
DQ15
DQ9
DQ10
DQ8
DQ11
DQS0
DM0
DQ0
DQ3
DQ4
DQ7
DQ5
DQ2
DQ1
DQ6
LDQS
LDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
CS
DQS5
DM5
DQ41
DQ42
DQ45
DQ43
DQ44
DQ46
DQ40
DQ47
DQS0
DM0
DQ32
DQ35
DQ36
DQ39
DQ33
DQ38
DQ37
DQ34
LDQS
LDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
CS
D0
D2
DQS3
DM3
DQ29
DQ26
DQ25
DQ30
DQ28
DQ27
DQ24
DQ31
DQS0
DM0
DQ20
DQ23
DQ16
DQ19
DQ17
DQ22
DQ21
DQ18
LDQS
LDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
CS
DQS3
DM3
DQ57
DQ62
DQ56
DQ58
DQ61
DQ63
DQ60
DQ59
DQS0
DM0
DQ48
DQ51
DQ52
DQ50
DQ49
DQ55
DQ53
DQ54
D1
LDQS
LDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
CS
D3
*时钟网络布线
D0/D2
BA0 - BA1
A0 - A12
RAS
CAS
CKE0
WE
BA0 - BA1 ： DDR SDRAM芯片D0 - D3
帽
A0 - A12 ： DDR SDRAM芯片D0 - D3
RAS ： DDR SDRAM芯片D0 - D3
CAS ： DDR SDRAM芯片D0 - D3
CKE ： DDR SDRAM芯片D0 - D3
WE： DDR SDRAM芯片D0 - D3
时钟布线
时钟
DDR SDRAM的
输入
CK0/CK0
CK1/CK1
CK2/CK2
NC
2 DDR SDRAM的
2 DDR SDRAM的
CK1/2
卡
EDGE
R=120
帽
帽
D1/D3
*如果装入2的DRAM ，
帽将取代DRAM
帽
V
DDSPD
V
DD
/V
DDQ
SPD
D0 - D3
D0 - D3
串行PD
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
VREF
V
SS
D0 - D3
D0 - D3
注意事项：
1. DQ到I / O接线如图recomended但
可以被改变。
2. DQ / DQS / DM / CKE / CS的关系必须是
保持如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆±5 ％ 。
4. BAX ，斧， RAS ， CAS，WE电阻： 7.5欧姆
+ 5%
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
DDR SDRAM
DDR SDRAM的无缓冲模块
基于512Mb的C-模184PIN无缓冲模块
64 /72-位ECC /非ECC
66 TSOP - II与无铅
（符合RoHS ）
修订版1.0
二月。 2005年
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
512MB C-死修订历史
版本0.0 （ 2004年4月）
- 第一个版本的内部审查
版本0.1 （ 2004年8月）
- 初步规范发布。
版本0.2（ 2004年10月）
- 改变IDD电流。
1.0修订版（ 2005年2月）
- 修订版1.0规范。释放。
DDR SDRAM
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
基于512Mb的C-模184PIN DIMM无缓冲（ X8 ， X16 ）
订购信息
产品型号
M368L3324CUS-C(L)CC/B3
M368L6523CUS-C(L)CC/B3
M381L6523CUM-C(L)CC/B3
M368L2923CUN-C(L)CC/B3
M381L2923CUM-C(L)CC/B3
密度
256MB
512MB
512MB
1GB
1GB
组织
32M ×64
64M ×64
64M X 72
128M ×64
128M X 72
DDR SDRAM
部件组成
32Mx16 （ K4H511638C ） * 4EA
64Mx8 （ K4H510838C ） * 8EA
64Mx8 （ K4H510838C ） * 9EA
64Mx8 （ K4H510838C ） * 16EA
64Mx8 （ K4H510838C ） * 18EA
高度
1,250mil
1,250mil
1,250mil
1,250mil
1,250mil
工作频率
CC(DDR400@CL=3)
速度@ CL2
速度@ CL2.5
速度@ CL3
CL- tRCD的-TRP
-
166MHz
200MHz
3-3-3
B3(DDR333@CL=2.5)
133MHz
166MHz
-
2.5-3-3
特征
VDD ： 2.5V ± 0.2V ， VDDQ ： 2.5V ± 0.2V的DDR333
VDD ： 2.6V ± 0.1V ， VDDQ ： 2.6V ± 0.1V的DDR400
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通[ DQ ] （ X4，X8 ）， & [L （ U） DQS ] （ X16 ）
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
可编程只读潜伏期： DDR333 （ 2.5时钟） ， DDR400 （ 3时钟）
可编程突发长度（ 2 ， 4 ， 8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动&自我刷新， 7.8us刷新间隔（ 8K / 64ms的刷新）
??串行存在检测与EEPROM
PCB ：高度1250 （ MIL ） &单（ 256 ， 512MB ） ，双（ 1GB ）双面
SSTL_2接口
66pin TSOP II
无铅
包
符合RoHS
三星电子有限公司保留变更产品规格，恕不另行通知。
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
引脚配置（正面/背面）
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
前
VREF
DQ0
VSS
DQ1
DQS0
DQ2
VDD
DQ3
NC
NC
VSS
DQ8
DQ9
DQS1
VDDQ
CK1
/CK1
VSS
DQ10
DQ11
CKE0
VDDQ
DQ16
DQ17
DQS2
VSS
A9
DQ18
A7
VDDQ
DQ19
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
前
A5
DQ24
VSS
DQ25
DQS3
A4
VDD
DQ26
DQ27
A2
VSS
A1
CB0
CB1
VDD
DQS8
A0
CB2
VSS
CB3
BA1
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
VDDQ
/ WE
DQ41
/ CAS
VSS
DQS5
DQ42
DQ43
VDD
*/CS2
DQ48
DQ49
VSS
/CK2
CK2
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
VSS
DQ4
DQ5
VDDQ
DM0
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1
VDD
DQ14
DQ15
CKE1
VDDQ
*BA2
DQ20
A12
VSS
DQ21
A11
DM2
VDD
DQ22
A8
DQ23
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
后
VSS
A6
DQ28
DQ29
VDDQ
DM3
A3
DQ30
VSS
DQ31
CB4
CB5
VDDQ
CK0
/CK0
VSS
DM8
A10
CB6
VDDQ
CB7
DDR SDRAM
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
后
/ RAS
DQ45
VDDQ
/CS0
/CS1
DM5
VSS
DQ46
DQ47
*/CS3
VDDQ
DQ52
DQ53
*A13
VDD
DM6
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
关键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
关键
VSS
DQ36
DQ37
VDD
DM4
DQ38
DQ39
VSS
DQ44
注意：
1. * ：这些引脚没有这个模块中使用。
2.引脚44 ， 45 ， 47 ， 49 ， 51 ， 134 ， 135 ， 140 ， 142和144上使用X72模块（ M381 ） ，而不是在x64模块一起使用。
3.引脚111 ， 158顷数控为1row模块&用于2ROW模块[ M368 （81） L2923CUN （M） ] 。
4.销137和138 NC的X16 1Row模块（ M368L3324CUS ） 。
引脚说明
引脚名称
A0 ~ A12
BA0 BA1
DQ0 DQ63
DQS0 DQS8
CK0 ， CK0 CK2 ， CK2
CKE0 ， CKE1 （双银行）
CS0 ， CS1 （双银行）
RAS
CAS
WE
CB0 CB7 （对于X72模块）
功能
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
校验位（数据输入/数据输出）
引脚名称
DM0 7 ， 8 （用于ECC ）
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0 2
NC
数据 - 戴面具
电源
（ 2.5V为DDR333 ， 2.6V为DDR400 ）
电源的DQS
（ 2.5V为DDR333 ， 2.6V为DDR400 ）
地
电源为参考
串行EEPROM电源/电源（ 2.3V至3.6V ）
串行数据I / O
串行时钟
地址在EEPROM
无连接
功能
1.0版二月。 2005年
256MB ， 512MB ， 1GB无缓冲DIMM
DDR SDRAM
256MB ， 32M ×64的非ECC模块（ M368L3324CUS ）
（填充的是x16的DDR SDRAM内存模块1行）
功能框图
CS0
DQS1
DM1
DQ13
DQ14
DQ12
DQ15
DQ9
DQ10
DQ8
DQ11
DQS0
DM0
DQ0
DQ3
DQ4
DQ7
DQ5
DQ2
DQ1
DQ6
LDQS
LDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
CS
DQS5
DM5
DQ41
DQ42
DQ45
DQ43
DQ44
DQ46
DQ40
DQ47
DQS0
DM0
DQ32
DQ35
DQ36
DQ39
DQ33
DQ38
DQ37
DQ34
LDQS
LDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
CS
D0
D2
DQS3
DM3
DQ29
DQ26
DQ25
DQ30
DQ28
DQ27
DQ24
DQ31
DQS0
DM0
DQ20
DQ23
DQ16
DQ19
DQ17
DQ22
DQ21
DQ18
LDQS
LDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
CS
DQS3
DM3
DQ57
DQ62
DQ56
DQ58
DQ61
DQ63
DQ60
DQ59
DQS0
DM0
DQ48
DQ51
DQ52
DQ50
DQ49
DQ55
DQ53
DQ54
D1
LDQS
LDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
CS
D3
*时钟网络布线
D0/D2
BA0 - BA1
A0 - A12
RAS
CAS
CKE0
WE
BA0 - BA1 ： DDR SDRAM芯片D0 - D3
帽
A0 - A12 ： DDR SDRAM芯片D0 - D3
RAS ： DDR SDRAM芯片D0 - D3
CAS ： DDR SDRAM芯片D0 - D3
CKE ： DDR SDRAM芯片D0 - D3
WE： DDR SDRAM芯片D0 - D3
时钟布线
时钟
DDR SDRAM的
输入
CK0/CK0
CK1/CK1
CK2/CK2
NC
2 DDR SDRAM的
2 DDR SDRAM的
CK1/2
卡
EDGE
R=120
帽
帽
D1/D3
*如果装入2的DRAM ，
帽将取代DRAM
帽
V
DDSPD
V
DD
/V
DDQ
SPD
D0 - D3
D0 - D3
串行PD
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
VREF
V
SS
D0 - D3
D0 - D3
注意事项：
1. DQ到I / O接线如图recomended但
可以被改变。
2. DQ / DQS / DM / CKE / CS的关系必须是
保持如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆±5 ％ 。
4. BAX ，斧， RAS ， CAS，WE电阻： 7.5欧姆
+ 5%
1.0版二月。 2005年
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