M368L1713CTL
184PIN无缓冲DDR SDRAM模块
128MB DDR SDRAM模块
（基于16Mx8 DDR SDRAM 16Mx64 ）
无缓冲DIMM 184PIN
64位的非ECC /奇偶校验
修订版0.3
五月。 2002年
修订版0.3月。 2002年
M368L1713CTL
修订历史
版本0.0 （2001年10月）
1.首先发布
184PIN无缓冲DDR SDRAM模块
版本0.1 （2001年11月）
1.增加了DDR333功能
2.更新DDR333测试规范
3.删除的典型电流IDD规范。表
4.包括地址和控制输入建立/保持时间（ TIS / TIH ）的慢转换速率DDR200 / 266规格的交流
5.删除退出自刷新写命令（ tXSW ）的DDR200 / 266规格的交流
超过tMRD从TCK到纳秒的DDR333 6.更改单元
7.重命名TXSA （退出自刷新到银行主动命令） tXSNR （退出自刷新非读命令）的DDR200 / 266
8.重命名TXSR （退出自刷新读命令） tXSRD的DDR200 / 266
9.重命名tWPREH （ DQS保持时间） ，以tWPRE的DDR200 / 266
10.重命名TREF （刷新间隔时间） tREFI的DDR200 / 266
11.重命名tCDLR （最后写入数据读取命令） tWTR
版本0.2 （2002年1月）
1.增加了陷阱（主动阅读与自动预充电命令）
版本0.3 （ 2002年5月）。
的A13从销103 1.更改引脚的位置，以销167
修订版0.3月。 2002年
M368L1713CTL
184PIN无缓冲DDR SDRAM模块
M368L1713CTL DDR SDRAM DIMM 184PIN
16Mx64 DDR SDRAM的基础上16Mx8 184PIN DIMM
概述
特征
三星M368L1713CTL为16M位x 64双倍数据
速率SDRAM高密度内存模块。
三星M368L1713CTL由八个CMOS 16M X
8位与4banks双倍数据速率的SDRAM的66pin TSOP-
安装在一个184PIN玻璃环氧树脂子II（ 400mil ）封装
施特拉特。四0.1uF的去耦电容器被安装在所述
印刷电路板平行的每个DDR SDRAM 。该
M368L1713CTL是双列直插式内存模块，并打算
安装到184PIN边缘连接器插座。
同步设计允许通过使用精确的周期控制
系统时钟。数据I / O事务是可能的两个
DQS的边缘。工作频率范围，可编程
等待时间和脉冲串长度允许在同一设备是有用的
适用于各种高带宽，高性能的存储系
统的应用程序。
性能范围
产品型号
最大频率。
接口
SSTL_2
M368L1713CTL -C （ L） B3为166MHz （ 6ns@CL=2.5 ）
M368L1713CTL -C （ L） A2为133MHz （ 7.5ns@CL=2 ）
M368L1713CTL -C （ L） B0为133MHz （ 7.5ns@CL=2.5 ）
电源： VDD： 2.5V
±
0.2V ， VDDQ ： 2.5V
±
0.2V
双倍数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
可编程只读延迟2 ， 2.5 （时钟）
可编程突发长度（ 2 ， 4 ， 8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动&自我刷新， 15.6us刷新间隔（ 4K / 64ms的刷新）
??串行存在检测与EEPROM
PCB ：
高度1250万
，双面组件
引脚配置（正面/背面）
针前
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
VREF
DQ0
VSS
DQ1
DQS0
DQ2
VDD
DQ3
NC
NC
VSS
DQ8
DQ9
DQS1
VDDQ
CK1
/CK1
VSS
DQ10
DQ11
CKE0
VDDQ
DQ16
DQ17
DQS2
VSS
A9
DQ18
A7
VDDQ
DQ19
销前销
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
A5
DQ24
VSS
DQ25
DQS3
A4
VDD
DQ26
DQ27
A2
VSS
A1
*CB0
*CB1
VDD
*DQS8
A0
*CB2
VSS
*CB3
BA1
关键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
VDDQ
/ WE
DQ41
/ CAS
VSS
DQS5
DQ42
DQ43
VDD
*/CS2
DQ48
DQ49
VSS
/CK2
CK2
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
VSS
DQ4
DQ5
VDDQ
DM0
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1
VDD
DQ14
DQ15
*CKE1
VDDQ
*BA2
DQ20
*A12
VSS
DQ21
A11
DM2
VDD
DQ22
A8
DQ23
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
后
VSS
A6
DQ28
DQ29
VDDQ
DM3
A3
DQ30
VSS
DQ31
*CB4
*CB5
VDDQ
CK0
/CK0
VSS
*DM8
A10
*CB6
VDDQ
*CB7
关键
VSS
DQ36
DQ37
VDD
DM4
DQ38
DQ39
VSS
DQ44
针
后
154
/ RAS
155
DQ45
156
VDDQ
157
/CS0
158
*/CS1
159
DM5
160
VSS
161
DQ46
162
DQ47
163
*/CS3
164
VDDQ
165
DQ52
166
DQ53
167
*A13
168
VDD
169
DM6
170
DQ54
171
DQ55
172
VDDQ
173
NC
174
DQ60
175
DQ61
176
VSS
177
DM7
178
DQ62
179
DQ63
180
VDDQ
181
SA0
182
SA1
183
SA2
184 VDDSPD
引脚说明
引脚名称
A0 ~ A11
BA0 BA1
DQ0 DQ63
DQS0 DQS7
CKE0
/CS0
RAS
CAS
WE
DM0 DM7
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0 2
VDDID
功能
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
数据 - 戴面具
电源（ 2.5V ）
电源的DQ S（ 2.5V ）
地
电源为参考
串行EEPROM电源
供应（ 2.3V至3.6V ）
串行数据I / O
串行时钟
地址在EEPROM
VDD识别标志
CK0 ， CK0 CK2 ， CK2时钟输入
NC
无连接
*这些引脚没有这个模块中使用。
三星电子有限公司保留变更产品规格，恕不另行通知。
修订版0.3月。 2002年
M368L1713CTL
功能框图
184PIN无缓冲DDR SDRAM模块
DQS0
DM0
CS0
DQS4
DM4
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
D0
D4
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D1
D5
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D2
D6
*时钟布线
时钟
输入
C k的0 / CK0
K 1 / CK1
K 2 / CK2
（C S） DQS
SDRAM的
2 SDRAM的
3 SDRAM的
3 SDRAM的
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS7
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D3
D7
*时钟网络布线
Dram1
帽
R=120
，D R AM3
* （CAP）
帽
Dram5
串行PD
BA0 - BA1
A0 - A 13
RAS
CAS
CKE0
WE
V
DDSPD
V
DD
/V
DDQ
BA0 - BA1 ： SDRAM的D0 - D7
A0 - A13 ： SDRAM的D0 - D7
RAS ： SDRAM的D0 - D7
CAS ： SDRAM的D0 - D7
CKE ： SDRAM的D0 - D7
WE： SDRAM的D0 - D7
SPD
D0 - D7
D0 - D7
VREF
V
SS
D0 - D7
D0 - D7
SA0
SA1
SA2
SCL
WP
A0
A1
A2
SDA
卡
EDGE
帽
*如果装入2的DRAM ，
帽将取代DRAM3
注意事项：
1. DQ到I / O接线如图recom-
修补，而是可以改变。
2. DQ / DQS / DM / CKE / CS关系
必须保持如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆。
修订版0.3月。 2002年
M368L1713CTL
绝对最大额定值
参数
任何引脚相对于VSS的电压
在V电压
D D
供应相对于VSS
在V电压
DDQ
供应相对于VSS
储存温度
功耗
短路电流
184PIN无缓冲DDR SDRAM模块
符号
V
I N
, V
OUT
V
DD
V
DDQ
T
英镑
P
D
I
OS
价值
-0.5 ~ 3.6
-1.0 ~ 3.6
-1.0 ~ 3.6
-55 ~ +150
12
50
单位
V
V
V
°C
W
mA
注意：
如果绝对最大额定值超出可能会造成永久性损坏设备。
功能操作应仅限于推荐工作条件。
暴露于超过推荐的电压较高的时间过长可能会影响器件的可靠性。
电源&直流工作条件（ SSTL_2 IN / OUT）
推荐工作条件（电压参考V
SS
= 0V ，T
A
= 0 70℃ ）
参数
电源电压（为设备标称V
DD
2.5V的）
I / O电源电压
I / O参考电压
I / O端子电压（系统）
输入逻辑高电压
输入逻辑低电压
输入的电压电平， CK和CK输入
输入差分电压， CK和CK输入
输入交叉点电压， CK和CK输入
输入漏电流
输出漏电流
输出高电流（普通strengh驱动程序）
;V
OUT
= V
TT
+ 0.84V
输出高电流（普通strengh驱动程序）
;V
OUT
= V
TT
- 0.84V
输出高电流（半strengh驱动程序）
;V
OUT
= V
TT
+ 0.45V
输出高电流（半strengh驱动程序）
;V
OUT
= V
TT
- 0.45V
符号
V
DD
V
DDQ
V
F
V
TT
V
IH
（DC）的
V
IL
（DC）的
V
IN
（DC）的
V
ID
（DC）的
V
IX
（DC）的
I
I
I
O Z为
I
I
OL
I
I
OL
民
2.3
2.3
VDDQ/2-50mV
V
REF
-0.04
V
F
+0.15
-0.3
-0.3
0.3
1.15
-2
-5
-16.8
16.8
-9
9
最大
2.7
2.7
VDDQ/2+50mV
V
F
+0.04
V
DDQ
+0.3
V
REF
-0.15
V
DDQ
+0.3
V
DDQ
+0.6
1.35
2
5
单位
记
V
V
V
V
V
V
V
V
uA
uA
mA
mA
mA
mA
3
5
1
2
4
4
笔记
1.包括
±
25mV的保证金DC上的V偏置
REF
的，和组合的总
±
50mV的保证金为所有交流噪声和DC上的V偏置
REF
,
带宽限制到20MHz 。在DRAM必须适应于V DRAM的电流尖峰
REF
和内部DRAM耦合噪声
到V
REF
这两者都可能导致V
REF
噪声。 V
REF
应去耦用的电感
≤
3nH.
2.V
TT
不直接向设备施加。 V
TT
是预期的系统供给的信号终止电阻器，被设置为等于
V
REF
的，必须跟踪变化为V的DC电平
F
3. V
ID
是在CK上的输入电平，并在CK上的输入电平之间的差的量值。
4.这些参数应在实际组件的引脚进行测试，并且可以在任一销或垫被检查
模拟。交流和直流输入规格相对于VREF信封已带宽限制到200MHz 。
5 V的值
IX
预计相当于0.5 * V
DDQ
发送设备的，并且必须跟踪变化的相同的DC电平。
6.这些charactericteristics服从SSTL - 2的II类标准。
修订版0.3月。 2002年
QQ：800888908 复制
