64MB ， 128MB ， 256MB无缓冲DIMM
SDRAM
无缓冲SDRAM模块
基于128Mb的F-模具168PIN无缓冲模块
72分之62位非ECC / ECC
修订版1.3
2004年5月
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
修订历史
版本0.0 （ 2003年11月）
- 首次发行
版本1.0 （ 2004年1月）
- 修订版1.0规范发布。
版本1.1 （ 2004年2月）
- 修正错字。
版本1.2 （三月2004）
- 修饰的DC特性备注。
版本1.3 （ 2004年5月）
- 补充说明5.造句TRDL参数
SDRAM
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
基于128Mb的F-模具168PIN DIMM无缓冲（ X8 ， X16 ）
订购信息
产品型号
M366S0924FTS-C7A
M366S1723FTS-C7A
M366S1723FTU-C7A
M374S1723FTS-C7A
M374S1723FTU-C7A
M366S3323FTS-C7A
M366S3323FTU-C7A
M374S3323FTS-C7A
M374S3323FTU-C7A
密度
64MB
128MB
128MB
128MB
128MB
256MB
256MB
256MB
256MB
组织
8M ×64
16M ×64
16M ×64
16M X 72
16M X 72
32M ×64
32M ×64
32M X 72
32M X 72
部件组成
8Mx16 （ K4S281632F ） * 4EA
16Mx8 （ K4S280832F ） * 8EA
16Mx8 （ K4S280832F ） * 8EA
16Mx8 （ K4S280832F ） * 9EA
16Mx8 （ K4S280832F ） * 9EA
16Mx8(K4S280832F)*16EA
16Mx8(K4S280832F)*16EA
16Mx8(K4S280832F)*18EA
16Mx8(K4S280832F)*18EA
54-TSOPII
部件
包
SDRAM
高度
1,000mil
1,375mil
1,125mil
1,375mil
1,125mil
1,375mil
1,125mil
1,375mil
1,125mil
工作频率
-7A
@CL3
最大时钟频率
CL- tRCD的-TRP （时钟）
133MHz(7.5ns)
3-3-3
@CL2
100MHz(10ns)
2-2-2
特征
突发模式工作
自动&自我刷新能力（ 4096周期/ 64ms的）
LVTTL兼容的输入和输出
3.3V单电源
±
0.3V电源
MRS循环地址重点项目延迟（从地址栏访问）
突发长度（1， 2，4， 8 &全页）
数据加扰（顺序&交错）
所有输入进行采样，系统时钟的正向沿
??串行存在检测与EEPROM
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
引脚配置（正面/背面）
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
前
VSS
DQ0
DQ1
DQ2
DQ3
VDD
DQ4
DQ5
DQ6
DQ7
DQ8
VSS
DQ9
DQ10
DQ11
DQ12
DQ13
VDD
DQ14
DQ15
CB0
CB1
VSS
NC
NC
VDD
WE
DQM0
针
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
前
DQM1
**CS0
DU
VSS
A0
A2
A4
A6
A8
A10/AP
BA1
VDD
VDD
**CLK0
VSS
DU
**CS2
DQM2
DQM3
DU
VDD
NC
NC
CB2
CB3
VSS
DQ16
DQ17
针
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
前
DQ18
DQ19
VDD
DQ20
NC
* VREF
**CKE1
VSS
DQ21
DQ22
DQ23
VSS
DQ24
DQ25
DQ26
DQ27
VDD
DQ28
DQ29
DQ30
DQ31
VSS
**CLK2
NC
NC
SDA
SCL
VDD
针
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
后
VSS
DQ32
DQ33
DQ34
DQ35
VDD
DQ36
DQ37
DQ38
DQ39
DQ40
VSS
DQ41
DQ42
DQ43
DQ44
DQ45
VDD
DQ46
DQ47
CB4
CB5
VSS
NC
NC
VDD
CAS
DQM4
针
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
后
DQM5
**CS1
RAS
VSS
A1
A3
A5
A7
A9
BA0
A11
VDD
**CLK1
*A12
VSS
**CKE0
**CS3
DQM6
DQM7
*A13
VDD
NC
NC
CB6
CB7
VSS
DQ48
DQ49
针
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
SDRAM
后
DQ50
DQ51
VDD
DQ52
NC
* VREF
雷杰
VSS
DQ53
DQ54
DQ55
VSS
DQ56
DQ57
DQ58
DQ59
VDD
DQ60
DQ61
DQ62
DQ63
VSS
**CLK3
NC
SA0
SA1
SA2
VDD
注意：
1. *这些引脚没有这个模块中使用。
2.
销82,83,165,166,167应的NC在不支持SPD系统。
3.引脚21,22,52,53,105,106,136,137are仅用于ECC （ X72 ）模块。
4. **关于这些引脚，请参考各的框图。
引脚说明
引脚名称
A0 ~ A11
BA0 BA1
DQ0 DQ63
CB0 CB7
CLK0 3
CKE0 ， CKE1
CS0 CS3
RAS
CAS
WE
选择银行
数据输入/输出
校验位（数据输入/数据输出）
时钟输入
时钟使能输入
片选输入
行地址选通
Colume地址选通
写使能
功能
地址输入（复用）
V
DD
V
SS
V
REF
雷杰
SDA
SCL
SA0 2
DU
NC
引脚名称
DQM0 7
DQM
电源（ 3.3V ）
地
电源为参考
注册启用
串行数据I / O
串行时钟
地址在EEPROM
不使用
无连接
功能
* SAMSUNG ELECTRONICS CO 。 ，公司保留更改产品规格，恕不另行通知。
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
引脚配置说明
针
CLK
CS
名字
系统时钟
芯片选择
输入功能
活跃在正边沿采样所有输入。
SDRAM
禁用或启用的设备操作，除了用屏蔽或使所有输入
CLK ， CKE和DQM
面罩系统时钟从下一个时钟周期冻结操作。
CKE应该启用的至少一个周期之前的新命令。
禁止输入缓冲器的电源关闭待机。
CKE前应进行有效的命令启用1CLK + TSS 。
行/列地址被复用在相同的针。
行地址： RA0 RA11
列地址： （ X8 ： CA0 CA9 ） ， （ X16 ： CA0 CA8 ）
选择bank中的行地址锁存器的时间被激活。
在列地址锁存器时选择的读/写的银行。
锁存器与RAS低CLK的正边沿行地址。
让行存取&预充电。
闩锁与中科院低CLK的正边沿列地址。
启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
使得数据输出高阻，T
SHZ
后的时钟和掩模的输出。
块中的数据输入时， DQM活跃。 （字节屏蔽）
该器件工作在透明模式时，雷杰低。当雷杰高，
该器件工作在注册模式。在注册模式中，地址和反对
控制输入锁存如果CLK被保持在一个高或低逻辑电平。输入被存储在
在CLK的上升沿锁存器/触发器。雷杰被连接到V
DD
通过10K欧姆
电阻在PCB上。因此，如果模块的雷杰是浮动的，该模块将作为稳压运行
istered模式。
数据输入/输出复用在相同的针。
校验位用于ECC 。
电源和地的输入缓冲器和核心逻辑。
CKE
时钟使能
A0 ~ A11
地址
BA0 BA1
RAS
CAS
WE
DQM0 7
银行选择地址
行地址选通
列地址选通
写使能
数据输入/输出面膜
雷杰
注册启用
DQ0 63
CB0 7
V
DD
/V
SS
数据输入/输出
校验位
电源/接地
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
SDRAM
无缓冲SDRAM模块
基于128Mb的F-模具168PIN无缓冲模块
72分之62位非ECC / ECC
修订版1.3
2004年5月
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
修订历史
版本0.0 （ 2003年11月）
- 首次发行
版本1.0 （ 2004年1月）
- 修订版1.0规范发布。
版本1.1 （ 2004年2月）
- 修正错字。
版本1.2 （三月2004）
- 修饰的DC特性备注。
版本1.3 （ 2004年5月）
- 补充说明5.造句TRDL参数
SDRAM
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
基于128Mb的F-模具168PIN DIMM无缓冲（ X8 ， X16 ）
订购信息
产品型号
M366S0924FTS-C7A
M366S1723FTS-C7A
M366S1723FTU-C7A
M374S1723FTS-C7A
M374S1723FTU-C7A
M366S3323FTS-C7A
M366S3323FTU-C7A
M374S3323FTS-C7A
M374S3323FTU-C7A
密度
64MB
128MB
128MB
128MB
128MB
256MB
256MB
256MB
256MB
组织
8M ×64
16M ×64
16M ×64
16M X 72
16M X 72
32M ×64
32M ×64
32M X 72
32M X 72
部件组成
8Mx16 （ K4S281632F ） * 4EA
16Mx8 （ K4S280832F ） * 8EA
16Mx8 （ K4S280832F ） * 8EA
16Mx8 （ K4S280832F ） * 9EA
16Mx8 （ K4S280832F ） * 9EA
16Mx8(K4S280832F)*16EA
16Mx8(K4S280832F)*16EA
16Mx8(K4S280832F)*18EA
16Mx8(K4S280832F)*18EA
54-TSOPII
部件
包
SDRAM
高度
1,000mil
1,375mil
1,125mil
1,375mil
1,125mil
1,375mil
1,125mil
1,375mil
1,125mil
工作频率
-7A
@CL3
最大时钟频率
CL- tRCD的-TRP （时钟）
133MHz(7.5ns)
3-3-3
@CL2
100MHz(10ns)
2-2-2
特征
突发模式工作
自动&自我刷新能力（ 4096周期/ 64ms的）
LVTTL兼容的输入和输出
3.3V单电源
±
0.3V电源
MRS循环地址重点项目延迟（从地址栏访问）
突发长度（1， 2，4， 8 &全页）
数据加扰（顺序&交错）
所有输入进行采样，系统时钟的正向沿
??串行存在检测与EEPROM
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
引脚配置（正面/背面）
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
前
VSS
DQ0
DQ1
DQ2
DQ3
VDD
DQ4
DQ5
DQ6
DQ7
DQ8
VSS
DQ9
DQ10
DQ11
DQ12
DQ13
VDD
DQ14
DQ15
CB0
CB1
VSS
NC
NC
VDD
WE
DQM0
针
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
前
DQM1
**CS0
DU
VSS
A0
A2
A4
A6
A8
A10/AP
BA1
VDD
VDD
**CLK0
VSS
DU
**CS2
DQM2
DQM3
DU
VDD
NC
NC
CB2
CB3
VSS
DQ16
DQ17
针
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
前
DQ18
DQ19
VDD
DQ20
NC
* VREF
**CKE1
VSS
DQ21
DQ22
DQ23
VSS
DQ24
DQ25
DQ26
DQ27
VDD
DQ28
DQ29
DQ30
DQ31
VSS
**CLK2
NC
NC
SDA
SCL
VDD
针
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
后
VSS
DQ32
DQ33
DQ34
DQ35
VDD
DQ36
DQ37
DQ38
DQ39
DQ40
VSS
DQ41
DQ42
DQ43
DQ44
DQ45
VDD
DQ46
DQ47
CB4
CB5
VSS
NC
NC
VDD
CAS
DQM4
针
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
后
DQM5
**CS1
RAS
VSS
A1
A3
A5
A7
A9
BA0
A11
VDD
**CLK1
*A12
VSS
**CKE0
**CS3
DQM6
DQM7
*A13
VDD
NC
NC
CB6
CB7
VSS
DQ48
DQ49
针
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
SDRAM
后
DQ50
DQ51
VDD
DQ52
NC
* VREF
雷杰
VSS
DQ53
DQ54
DQ55
VSS
DQ56
DQ57
DQ58
DQ59
VDD
DQ60
DQ61
DQ62
DQ63
VSS
**CLK3
NC
SA0
SA1
SA2
VDD
注意：
1. *这些引脚没有这个模块中使用。
2.
销82,83,165,166,167应的NC在不支持SPD系统。
3.引脚21,22,52,53,105,106,136,137are仅用于ECC （ X72 ）模块。
4. **关于这些引脚，请参考各的框图。
引脚说明
引脚名称
A0 ~ A11
BA0 BA1
DQ0 DQ63
CB0 CB7
CLK0 3
CKE0 ， CKE1
CS0 CS3
RAS
CAS
WE
选择银行
数据输入/输出
校验位（数据输入/数据输出）
时钟输入
时钟使能输入
片选输入
行地址选通
Colume地址选通
写使能
功能
地址输入（复用）
V
DD
V
SS
V
REF
雷杰
SDA
SCL
SA0 2
DU
NC
引脚名称
DQM0 7
DQM
电源（ 3.3V ）
地
电源为参考
注册启用
串行数据I / O
串行时钟
地址在EEPROM
不使用
无连接
功能
* SAMSUNG ELECTRONICS CO 。 ，公司保留更改产品规格，恕不另行通知。
修订版1.3 2004年5月
64MB ， 128MB ， 256MB无缓冲DIMM
引脚配置说明
针
CLK
CS
名字
系统时钟
芯片选择
输入功能
活跃在正边沿采样所有输入。
SDRAM
禁用或启用的设备操作，除了用屏蔽或使所有输入
CLK ， CKE和DQM
面罩系统时钟从下一个时钟周期冻结操作。
CKE应该启用的至少一个周期之前的新命令。
禁止输入缓冲器的电源关闭待机。
CKE前应进行有效的命令启用1CLK + TSS 。
行/列地址被复用在相同的针。
行地址： RA0 RA11
列地址： （ X8 ： CA0 CA9 ） ， （ X16 ： CA0 CA8 ）
选择bank中的行地址锁存器的时间被激活。
在列地址锁存器时选择的读/写的银行。
锁存器与RAS低CLK的正边沿行地址。
让行存取&预充电。
闩锁与中科院低CLK的正边沿列地址。
启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
使得数据输出高阻，T
SHZ
后的时钟和掩模的输出。
块中的数据输入时， DQM活跃。 （字节屏蔽）
该器件工作在透明模式时，雷杰低。当雷杰高，
该器件工作在注册模式。在注册模式中，地址和反对
控制输入锁存如果CLK被保持在一个高或低逻辑电平。输入被存储在
在CLK的上升沿锁存器/触发器。雷杰被连接到V
DD
通过10K欧姆
电阻在PCB上。因此，如果模块的雷杰是浮动的，该模块将作为稳压运行
istered模式。
数据输入/输出复用在相同的针。
校验位用于ECC 。
电源和地的输入缓冲器和核心逻辑。
CKE
时钟使能
A0 ~ A11
地址
BA0 BA1
RAS
CAS
WE
DQM0 7
银行选择地址
行地址选通
列地址选通
写使能
数据输入/输出面膜
雷杰
注册启用
DQ0 63
CB0 7
V
DD
/V
SS
数据输入/输出
校验位
电源/接地
修订版1.3 2004年5月
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