512MB ， 1GB ， 2GB TSOP注册DIMM
DDR SDRAM
DDR SDRAM模块注册
（ TSOP- II）的
基于512Mb的184PIN注册的模块B-死
与1700 / 1,200mil高度& 72位ECC
修订版1.0
十二月。 2003
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
修订历史
版本0.0 （ 2003年2月）
- 首次发行
版本0.1 （ 2003年7月）
- 删除的速度B3
版本0.2 （ 2003年8月）
- 修正错字。
版本1.0 （ 2003年12月）
- IDD当前版本。
- 定型
DDR SDRAM
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
基于512Mb的B-模具184PIN DIMM注册（ X4，X8 ）
订购信息
产品型号
M383L6523BTS-CAA/A2/B0/A0
M383L2923BTS-CAA/A2/B0/A0
M383L2920BTS-CAA/A2/B0/A0
M383L5628BT1-CAA/A2/B0/A0
M312L6523BTS-CAA/A2/B0/A0
M312L2923BTS-CAA/A2/B0/A0
M312L2920BTS-CAA/A2/B0/A0
M312L5628BT0-CAA/A2/B0/A0
密度
512MB
1GB
1GB
2GB
512MB
1GB
1GB
2GB
组织
64M X 72
128M X 72
128M X 72
256M X 72
64M X 72
128M X 72
128M X 72
256M X 72
DDR SDRAM
部件组成
64Mx8 （ K4H510838B ） * 9EA
64Mx8 （ K4H510838B ） * 18EA
128Mx4 （ K4H510438B ） * 18EA
st.256Mx4 （ K4H1G0638B ） * 18EA
64Mx8 （ K4H510838B ） * 9EA
64Mx8 （ K4H510838B ） * 18EA
128Mx4 （ K4H510438B ） * 18EA
st.256Mx4 （ K4H1G0638B ） * 18EA
Heihgt
1,700mil
1,700mil
1,700mil
1,700mil
1,200mil
1,200mil
1,200mil
1,200mil
工作频率
AA(DDR266@CL=2)
速度@ CL2
速度@ CL2.5
CL- tRCD的-TRP
133MHz
133MHz
2-2-2
A2(DDR266@CL=2)
133MHz
133MHz
2-3-3
B0(DDR266@CL=2.5)
100MHz
133MHz
2.5-3-3
A0(DDR200@CL=2)
100MHz
-
2-2-2
特征
电源： VDD： 2.5V
±
0.2V ， VDDQ ： 2.5V
±
0.2V
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
可编程只读延迟2 ， 2.5 （时钟）
可编程突发长度（ 2 ， 4 ， 8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动&自我刷新， 7.8us刷新间隔（ 8K / 64ms的刷新）
??串行存在检测与EEPROM
1,700mil / 1,200mil高度&双面
三星电子有限公司保留变更产品规格，恕不另行通知。
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
引脚配置（正面/背面）
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
前
VREF
DQ0
VSS
DQ1
DQS0
DQ2
VDD
DQ3
NC
/ RESET
VSS
DQ8
DQ9
DQS1
VDDQ
*CK1
*/CK1
VSS
DQ10
DQ11
CKE0
VDDQ
DQ16
DQ17
DQS2
VSS
A9
DQ18
A7
VDDQ
DQ19
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
前
A5
DQ24
VSS
DQ25
DQS3
A4
VDD
DQ26
DQ27
A2
VSS
A1
CB0
CB1
VDD
DQS8
A0
CB2
VSS
CB3
BA1
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
VDDQ
/ WE
DQ41
/ CAS
VSS
DQS5
DQ42
DQ43
VDD
*/CS2
DQ48
DQ49
VSS
*CK2
*/CK2
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
VSS
DQ4
DQ5
VDDQ
DM0/DQS9
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1/DQS10
VDD
DQ14
DQ15
CKE1
VDDQ
*BA2
DQ20
A12
VSS
DQ21
A11
DM2/DQS11
VDD
DQ22
A8
DQ23
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
后
VSS
A6
DQ28
DQ29
VDDQ
DM3/DQS12
A3
DQ30
VSS
DQ31
CB4
CB5
VDDQ
CK0
/CK0
VSS
DM8/DQS17
A10
CB6
VDDQ
CB7
DDR SDRAM
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
后
/ RAS
DQ45
VDDQ
/CS0
/CS1
DM5/DQS14
VSS
DQ46
DQ47
*/CS3
VDDQ
DQ52
DQ53
*A13
VDD
DM6/DQS15
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7/DQS16
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
关键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
关键
VSS
DQ36
DQ37
VDD
DM4/DQS13
DQ38
DQ39
VSS
DQ44
注意：
1. * ：这些引脚没有这个模块中使用。
2.销111 ， 158顷NC的1row模块[ M383 （ 12 ） L6523BTS ， M383 （ 12 ） L2920BTS ] &用于2ROW模块[ M383 （ 12 ） L2923BTS ，
M383 （12） L5628BT1 （0） ]
3.引脚97 ， 107 ， 119 ， 129 ， 140 ， 149 ， 159 ， 169 ， 177 ： DM （ X8基本模块）或DQS （4个基本模块） 。
引脚说明
引脚名称
A0 ~ A12
BA0 BA1
DQ0 DQ63
DQS0 DQS17
CK0 ， CK0
CKE0 ， CKE1 （ 2排）
CS0 ， CS1 （ 2排）
RAS
CAS
WE
CB0 CB7
功能
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
校验位（数据输入/数据输出）
引脚名称
DM0 DM8
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0 2
NC
数据 - 戴面具
电源（ 2.5V ）
电源的DQS （ 2.5V ）
地
电源为参考
串行EEPROM电源/电源（ 2.3V至3.6V ）
串行数据I / O
串行时钟
地址在EEPROM
无连接
功能
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
512MB ， 64M X 72 ECC模块（ M383 （ 12 ） L6523BTS ）
功能框图
RCS0
DQS0
DM0
DM /
CS
的DQ
DDR SDRAM
（填充的为x8的DDR SDRAM模块1行）
DQS4
DM4
DM /
CS
的DQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
D0
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D4
DM /
CS
的DQ
DM /
CS
的DQ
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
D1
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D5
DQS2
DM2
DM /
CS
的DQ
DM /
CS
的DQ
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
D2
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D6
DM /
CS
的DQ
DM /
CS
的DQ
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS8
DM8
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
D3
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
串行PD
D7
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
V
DS P（D）
DM /
CS
的DQ
SPD
D0 - D8
D0 - D8
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
V
DD
/V
DDQ
D8
VREF
V
S S
D0 - D8
D0 - D8
PLL *
CK0,CK0
*每个时钟负载表/接线图线
CS0
BA0-BA1
A0-A12
RAS
CAS
CKE0
WE
PCK
PCK
R
E
G
I
S
T
E
R
RCS0
RBA0 - RBA1
RA0 - RA12
RRAS
RCAS
RCKE0
RWE
RESET
BA0 -BA1 ： SDRAM的DQ0 - D8
A0 -A12 ： SDRAM的D0 - D8
RAS ： SDRAM的D0 - D8
CAS ： SDRAM的D0 - D8
CKE ： SDRAM的D0 - D8
WE： SDRAM的D0 - D8
注意事项：
1. DQ到I / O接线如图recom-
修补，而是可以改变。
2. DQ / DQS / DM / CKE / CS关系
必须保持如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆。
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
DDR SDRAM
DDR SDRAM模块注册
（ TSOP- II）的
基于512Mb的184PIN注册的模块B-死
与1700 / 1,200mil高度& 72位ECC
修订版1.0
十二月。 2003
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
修订历史
版本0.0 （ 2003年2月）
- 首次发行
版本0.1 （ 2003年7月）
- 删除的速度B3
版本0.2 （ 2003年8月）
- 修正错字。
版本1.0 （ 2003年12月）
- IDD当前版本。
- 定型
DDR SDRAM
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
基于512Mb的B-模具184PIN DIMM注册（ X4，X8 ）
订购信息
产品型号
M383L6523BTS-CAA/A2/B0/A0
M383L2923BTS-CAA/A2/B0/A0
M383L2920BTS-CAA/A2/B0/A0
M383L5628BT1-CAA/A2/B0/A0
M312L6523BTS-CAA/A2/B0/A0
M312L2923BTS-CAA/A2/B0/A0
M312L2920BTS-CAA/A2/B0/A0
M312L5628BT0-CAA/A2/B0/A0
密度
512MB
1GB
1GB
2GB
512MB
1GB
1GB
2GB
组织
64M X 72
128M X 72
128M X 72
256M X 72
64M X 72
128M X 72
128M X 72
256M X 72
DDR SDRAM
部件组成
64Mx8 （ K4H510838B ） * 9EA
64Mx8 （ K4H510838B ） * 18EA
128Mx4 （ K4H510438B ） * 18EA
st.256Mx4 （ K4H1G0638B ） * 18EA
64Mx8 （ K4H510838B ） * 9EA
64Mx8 （ K4H510838B ） * 18EA
128Mx4 （ K4H510438B ） * 18EA
st.256Mx4 （ K4H1G0638B ） * 18EA
Heihgt
1,700mil
1,700mil
1,700mil
1,700mil
1,200mil
1,200mil
1,200mil
1,200mil
工作频率
AA(DDR266@CL=2)
速度@ CL2
速度@ CL2.5
CL- tRCD的-TRP
133MHz
133MHz
2-2-2
A2(DDR266@CL=2)
133MHz
133MHz
2-3-3
B0(DDR266@CL=2.5)
100MHz
133MHz
2.5-3-3
A0(DDR200@CL=2)
100MHz
-
2-2-2
特征
电源： VDD： 2.5V
±
0.2V ， VDDQ ： 2.5V
±
0.2V
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
可编程只读延迟2 ， 2.5 （时钟）
可编程突发长度（ 2 ， 4 ， 8 ）
可编程突发类型（顺序&交错）
边沿对齐的数据输出，居中对齐数据输入
自动&自我刷新， 7.8us刷新间隔（ 8K / 64ms的刷新）
??串行存在检测与EEPROM
1,700mil / 1,200mil高度&双面
三星电子有限公司保留变更产品规格，恕不另行通知。
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
引脚配置（正面/背面）
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
前
VREF
DQ0
VSS
DQ1
DQS0
DQ2
VDD
DQ3
NC
/ RESET
VSS
DQ8
DQ9
DQS1
VDDQ
*CK1
*/CK1
VSS
DQ10
DQ11
CKE0
VDDQ
DQ16
DQ17
DQS2
VSS
A9
DQ18
A7
VDDQ
DQ19
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
前
A5
DQ24
VSS
DQ25
DQS3
A4
VDD
DQ26
DQ27
A2
VSS
A1
CB0
CB1
VDD
DQS8
A0
CB2
VSS
CB3
BA1
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
VDDQ
/ WE
DQ41
/ CAS
VSS
DQS5
DQ42
DQ43
VDD
*/CS2
DQ48
DQ49
VSS
*CK2
*/CK2
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NC
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
VSS
DQ4
DQ5
VDDQ
DM0/DQS9
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1/DQS10
VDD
DQ14
DQ15
CKE1
VDDQ
*BA2
DQ20
A12
VSS
DQ21
A11
DM2/DQS11
VDD
DQ22
A8
DQ23
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
后
VSS
A6
DQ28
DQ29
VDDQ
DM3/DQS12
A3
DQ30
VSS
DQ31
CB4
CB5
VDDQ
CK0
/CK0
VSS
DM8/DQS17
A10
CB6
VDDQ
CB7
DDR SDRAM
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
后
/ RAS
DQ45
VDDQ
/CS0
/CS1
DM5/DQS14
VSS
DQ46
DQ47
*/CS3
VDDQ
DQ52
DQ53
*A13
VDD
DM6/DQS15
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7/DQS16
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
关键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
关键
VSS
DQ36
DQ37
VDD
DM4/DQS13
DQ38
DQ39
VSS
DQ44
注意：
1. * ：这些引脚没有这个模块中使用。
2.销111 ， 158顷NC的1row模块[ M383 （ 12 ） L6523BTS ， M383 （ 12 ） L2920BTS ] &用于2ROW模块[ M383 （ 12 ） L2923BTS ，
M383 （12） L5628BT1 （0） ]
3.引脚97 ， 107 ， 119 ， 129 ， 140 ， 149 ， 159 ， 169 ， 177 ： DM （ X8基本模块）或DQS （4个基本模块） 。
引脚说明
引脚名称
A0 ~ A12
BA0 BA1
DQ0 DQ63
DQS0 DQS17
CK0 ， CK0
CKE0 ， CKE1 （ 2排）
CS0 ， CS1 （ 2排）
RAS
CAS
WE
CB0 CB7
功能
地址输入（复用）
银行选择地址
数据输入/输出
数据选通输入/输出
时钟输入
时钟使能输入
片选输入
行地址选通
列地址选通
写使能
校验位（数据输入/数据输出）
引脚名称
DM0 DM8
VDD
VDDQ
VSS
VREF
VDDSPD
SDA
SCL
SA0 2
NC
数据 - 戴面具
电源（ 2.5V ）
电源的DQS （ 2.5V ）
地
电源为参考
串行EEPROM电源/电源（ 2.3V至3.6V ）
串行数据I / O
串行时钟
地址在EEPROM
无连接
功能
修改过程1.0 ， 2003年12月
512MB ， 1GB ， 2GB TSOP注册DIMM
512MB ， 64M X 72 ECC模块（ M383 （ 12 ） L6523BTS ）
功能框图
RCS0
DQS0
DM0
DM /
CS
的DQ
DDR SDRAM
（填充的为x8的DDR SDRAM模块1行）
DQS4
DM4
DM /
CS
的DQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
D0
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D4
DM /
CS
的DQ
DM /
CS
的DQ
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
D1
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D5
DQS2
DM2
DM /
CS
的DQ
DM /
CS
的DQ
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
D2
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
D6
DM /
CS
的DQ
DM /
CS
的DQ
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS8
DM8
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
D3
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
串行PD
D7
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
V
DS P（D）
DM /
CS
的DQ
SPD
D0 - D8
D0 - D8
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
7
6
1
0
5
4
3
2
V
DD
/V
DDQ
D8
VREF
V
S S
D0 - D8
D0 - D8
PLL *
CK0,CK0
*每个时钟负载表/接线图线
CS0
BA0-BA1
A0-A12
RAS
CAS
CKE0
WE
PCK
PCK
R
E
G
I
S
T
E
R
RCS0
RBA0 - RBA1
RA0 - RA12
RRAS
RCAS
RCKE0
RWE
RESET
BA0 -BA1 ： SDRAM的DQ0 - D8
A0 -A12 ： SDRAM的D0 - D8
RAS ： SDRAM的D0 - D8
CAS ： SDRAM的D0 - D8
CKE ： SDRAM的D0 - D8
WE： SDRAM的D0 - D8
注意事项：
1. DQ到I / O接线如图recom-
修补，而是可以改变。
2. DQ / DQS / DM / CKE / CS关系
必须保持如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆。
修改过程1.0 ， 2003年12月
QQ：2881677436 复制
