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DDR SDRAM ( Rev.1.2 )
六月'01
初步
M2S56D20 / 30 / 40ATP
三菱的LSI
256M双数据速率同步DRAM
初步
有些内容如有变更,恕不另行通知。
描述
M2S56D20ATP是4 X银行16777216字×4位,
M2S56D30ATP是4 X银行8,388,608字×8位,
M2S56D40ATP是4 X银行4,194,304字×16位,
双倍数据速率同步DRAM ,具有SSTL_2接口。所有的控制和地址信号为
参考CLK的上升沿。输入数据被寄存在数据选通的两个边缘,并输出
数据和数据选通信号在CLK的两个边缘被引用。该M2S56D20 / 30 / 40ATP实现了非常
高速数据速率达到133MHz ,并适用于在计算机系统的主存储器。
特点
- VDD = VDDQ = 2.5V + 0.2V
- 双数据速率的架构;
每个时钟周期2的数据传输
- 双向,数据选通( DQS)被发送/接收的数据
- 差分时钟输入( CLK和/ CLK )
- DLL对齐DQ和DQS转换
与CLK DQS过渡的边缘
- 输入的命令对每个正CLK的边缘;
- 参考DQS的两个边缘数据和数据屏蔽
- 由BA0控制的4个银行操作, BA1 (银行地址)
- / CAS延时: 2.0 / 2.5 (可编程)
- 突发长度 - 2/4/8 (可编程)
- 突发类型 - 顺序/交错(可编程)
- 自动预充电/所有银行预充电用A10的控制
- 8192刷新周期/ 64ms的( 4银行同步更新)
- 自动刷新和自刷新
- 行地址A0-12 /列地址A0-9,11 ( X4 ) / A0-9 ( X8 ) / A0-8 ( X16 )
- SSTL_2接口
- 400万, 66引脚薄型小尺寸封装( TSOP II )
- JEDEC标准
工作频率
速度
GRADE
-75A
-75
-10
时钟速率
CL = 2 *
133MHz
100MHz
100MHz
CL = 2.5 *
133MHz
133MHz
125MHz
* CL = CAS (读)延迟
三菱电机
1
DDR SDRAM ( Rev.1.2 )
六月'01
初步
M2S56D20 / 30 / 40ATP
引脚配置(顶视图)
三菱的LSI
256M双数据速率同步DRAM
x4
x8
x16
VDD
NC
VDDQ
NC
DQ0
VSSQ
NC
NC
VDDQ
NC
DQ1
VSSQ
NC
NC
VDDQ
NC
NC
VDD
NC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
VDD
DQ0
VDDQ
NC
DQ1
VSSQ
NC
DQ2
VDDQ
NC
DQ3
VSSQ
NC
NC
VDDQ
NC
NC
VDD
NC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
NC
VDDQ
LDQS
NC
VDD
NC
LDM
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
1
2
3
4
5
6
7
8
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11
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20
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30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
NC
VSSQ
UDQS
NC
VREF
VSS
UDM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
VSS
DQ7
VSSQ
NC
DQ6
VDDQ
NC
DQ5
VSSQ
NC
DQ4
VDDQ
NC
NC
VSSQ
的DQ
NC
VREF
VSS
DM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
VSS
NC
VSSQ
NC
DQ3
VDDQ
NC
NC
VSSQ
NC
DQ2
VDDQ
NC
NC
VSSQ
的DQ
NC
VREF
VSS
DM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
66pin TSOP (II)的
400mil宽度
x
875mil长
0.65mm
引线间距
ROW
A0-12
COLUMN
A0-9,11(x4)
A0-9 ( X8 )
A0-8 ( X16 )
CLK , / CLK
CKE
/ CS
/ RAS
/ CAS
/ WE
DQ0-7
的DQ
DM
VREF
:主时钟
:时钟使能
:片选
:行地址选通
:列地址选通
:写使能
:数据I / O
:数据选通
:写面膜
:参考电压
A0-12
BA0,1
VDD
VDDQ
VSS
VSSQ
:地址输入
:银行地址输入
:电源
:电源的输出
:地面
:接地输出
三菱电机
2
DDR SDRAM ( Rev.1.2 )
六月'01
初步
M2S56D20 / 30 / 40ATP
三菱的LSI
256M双数据速率同步DRAM
引脚功能
符号
TYPE
描述
时钟: CLK和/ CLK是差分时钟输入。所有地址和控制
输入信号进行采样在CLK的上升沿的交叉和
中/ CLK的下降沿。输出(读出)的数据被引用到的交叉点
CLK和/ CLK (交叉的两个方向) 。
时钟使能: CKE控制的内部时钟。当CKE为低,内部时钟
对于下一个周期就停止。 CKE也可以用来选择自动/自刷新。
之后,开始自刷新模式时, CKE变成异步输入。自刷新
只要CKE是低电平被保持。
芯片选择:当/ CS为高电平时,任何命令意味着任何操作。
的RAS /组合, / CAS , /我们定义了基本的命令。
A0-11与BA0,1一起指定行/列地址。该
行地址由A0-12规定。该列地址被指定
A0-9,11 ( X4 ) , A0-9 ( X8 )和A0-8 ( X16 ) 。 A10也被用于指示预充电
选项。当A10是高在一个读/写命令时,自动预充电是
进行。当A10为高电平时预充电命令,所有银行都
预充电。
银行地址: BA0,1指定四家银行之一,它的命令是
应用。 BA0,1必须ACT , PRE ,读来设置,写入命令。
数据输入/输出:数据总线
数据选通:输出与读出的数据,输入与写入数据。边沿对齐
与读出的数据,集中在写入数据。用于捕获写数据。
对于x16的, LDQS对应于DQ0 - DQ7数据; UDQS
对应于数据上DQ8 - DQ15
输入数据掩码: DM是输入掩码信号写入数据。输入数据
当DM采样为高电平连同输入数据被屏蔽
在写访问。 DM进行采样DQS的两边。
虽然DM引脚的输入而已, DM负载相匹配的DQ
和DQS装载。对于x16的, LDM对应于DQ0 - DQ7数据;
UDM对应于DQ8 - DQ15数据。
电源,用于在存储器阵列和外围电路。
VDDQ和VSSQ被提供给唯一的输出缓冲器。
SSTL_2参考电压。
CLK , / CLK
输入
CKE
输入
/ CS
/ RAS , / CAS , / WE
输入
输入
A0-12
输入
BA0,1
DQ0-15(x16),
DQ0-7(x8),
DQ0-3(x4),
输入
输入/输出
的DQ
输入/输出
DM
输入
VDD , VSS
VDDQ , VSSQ
VREF
电源
电源
输入
三菱电机
3
DDR SDRAM ( Rev.1.2 )
六月'01
初步
M2S56D20 / 30 / 40ATP
三菱的LSI
256M双数据速率同步DRAM
框图
DLL
DQ0 - 15
UDQS , LDQS
I / O缓冲器
QS缓冲区
内存
ARRAY
银行# 0
内存
ARRAY
银行# 1
内存
ARRAY
银行# 2
内存
ARRAY
银行# 3
模式寄存器
控制电路
地址缓冲器
时钟缓冲器
A0-12
BA0,1
CLK / CLK CKE
控制信号缓冲
/ CS / RAS / CAS / WE
UDM ,
LDM
型号代码
此规则仅应用于同步DRAM的家庭。
M 2第56 3 0 A TP -75A
速度等级10 : 125MHz的@ CL = 2.5,100MHz @ CL = 2.0
75:
133MHz@CL=2.5,100MHz@CL=2.0
75A :为133MHz @ CL = 2.5,133MHz @ CL = 2.0
封装类型TP : TSOP ( II )
程世代
功能保留供以后使用
组织2 N 2 : X4 , 3 : X8 , 4 : X16
DDR同步DRAM
密度56 : 256M位
接口V : LVTTL ,S : SSTL_3 , _2
内存式( DRAM )
三菱主名称
三菱电机
4
DDR SDRAM ( Rev.1.2 )
六月'01
初步
M2S56D20 / 30 / 40ATP
三菱的LSI
256M双数据速率同步DRAM
基本功能
该M2S56D20 / 30 / 40ATP提供了基本的功能,银行(行)激活,突发读取/写入,银行
(行)预充电和自动/自刷新。每一个命令是由/ RAS控制信号定义,
/ CAS和/ WE在CLK的上升沿。除了3个信号, / CS , CKE和A10被用作芯片
选择,分别刷新选项,和预充电的选项。要知道的详细定义
命令,请参见命令真值表。
/ CLK
CLK
/ CS
/ RAS
/ CAS
/ WE
CKE
A10
芯片选择: L =选择, H =取消
命令
命令
命令
刷新选项@refresh命令
预充电选@precharge或读/写命令
定义基本命令
激活( ACT ) [ / RAS = L , / CAS = / WE = H]
ACT命令激活一排由BA表示闲置银行。
读(READ ) [ / RAS = H , / CAS = L , / WE = H]
READ命令启动突发由BA表示当前银行读取。第一个输出数据出现后,
/ CAS延迟。当A10 = H在此命令中,该行读突发(后自动被停用
预充电,
READA )
写( WRITE) [ / RAS = H, / CAS = / WE = L]
写命令启动突发写入由广管局表示活动的银行。要写入的总数据长度
由突发长度设置。当A10 = H在此命令中,银行突发写入之后停用
(自动预充电,
WRITEA )
预充电(PRE ) / RAS = L , / CAS = H, / WE = L]
PRE命令将停用由BA表示活动的银行。该命令还终止突发读
/写操作。当A10 = H在此命令,所有银行都取消(全部预充电,
PREA
).
自动刷新( REFA ) [ / RAS = / CAS = L , / WE = CKE = H ]
REFA命令启动自动刷新周期。产生刷新地址包括银行地址
在内部。该命令后,银行会自动预充电。
三菱电机
5
DDR SDRAM
(Rev.1.44)
三月'02
三菱的LSI
M2S56D20 / 30 / 40ATP -75AL , -75A , -75L , -75 , -10L , -10
M2S56D20 / 30 / 40AKT -75AL , -75A , -75L , -75 , -10L , -10
256M双数据速率同步DRAM
内容如有更改,恕不另行通知。
描述
M2S56D20ATP / AKT是一个4行X 16777216字×4位,
M2S56D30ATP / AKT是一个4行X 8388608字×8位,
M2S56D40ATP / AKT是一个4行X 4194304字×16位,
双倍数据速率同步DRAM ,具有SSTL_2接口。所有的控制和地址信号为
引用的CLK.Input数据的上升沿被寄存在数据选通脉冲的两个边沿,并输出
数据和数据选通信号在CLK的两个边缘被引用。该M2S56D20 / 30 / 40ATP达到很高
高速数据速率达到133MHz ,并适用于在计算机系统的主存储器。
特点
- VDD = VDDQ = 2.5V + 0.2V
- 双数据速率的架构;每个时钟周期2的数据传输
- 双向,数据选通( DQS)被发送/接收的数据
- 差分时钟输入( CLK和/ CLK )
- DLL对齐DQ和DQS转换
- 命令是每个CLK正沿进入
- 数据和数据屏蔽参照的DQS的两个边缘
- 4 - 银行业务由BA0控制, BA1 (银行地址)
- / CAS延时: 2.0 / 2.5 (可编程)
- 突发长度 - 2/4/8 (可编程)
- 突发类型 - 顺序/交错(可编程)
- 自动预充电/所有银行预充电是通过控制A10
- 8192刷新周期/ 64ms的( 4银行同步更新)
- 自动刷新和自刷新
- 行地址A0-12 /列地址A0-9,11 ( X4 ) / A0-9 ( X8 ) / A0-8 ( X16 )
- SSTL_2接口
- 两个66针TSOP封装和64引脚小型封装TSOP
M2S56D * 0ATP : 0.8毫米引线间距66引脚TSOP封装
M2S56D * 0AKT : 0.4毫米引线间距64引脚小型封装TSOP
- JEDEC标准
- 低功耗为自刷新电流ICC6 : 2毫安( -75AL , -75L , -10L )
工作频率
马克斯。频率最大。频率
@ CL = 2.0 *
@ CL = 2.5 *
M2S56D20/30/40ATP/AKT-75AL/-75A
M2S56D20/30/40ATP/AKT-75L/-75
M2S56D20/30/40ATP/AKT-10L/-10
133MHz
100MHz
100MHz
133MHz
133MHz
125MHz
标准
DDR266A
DDR266B
DDR200
* CL = CAS (读)延迟
三菱电机
1
DDR SDRAM
(Rev.1.44)
三月'02
三菱的LSI
M2S56D20 / 30 / 40ATP -75AL , -75A , -75L , -75 , -10L , -10
M2S56D20 / 30 / 40AKT -75AL , -75A , -75L , -75 , -10L , -10
256M双数据速率同步DRAM
引脚配置(顶视图)
x4
x8
x16
VDD
NC
VDDQ
NC
DQ0
VSSQ
NC
NC
VDDQ
NC
DQ1
VSSQ
NC
NC
VDDQ
NC
NC
VDD
NC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
VDD
VDD
DQ0
DQ0
VDDQ
VDDQ
NC
DQ1
DQ1
DQ2
VSSQ
VSSQ
NC
DQ3
DQ2
DQ4
VDDQ
VDDQ
NC
DQ5
DQ3
DQ6
VSSQ
VSSQ
NC
DQ7
NC
NC
VDDQ
VDDQ
NC
LDQS
NC
NC
VDD
VDD
NC
NC
NC
LDM
/ WE
/ WE
/ CAS
/ CAS
/ RAS
/ RAS
/ CS
/ CS
NC
NC
BA0
BA0
BA1
BA1
A10 / A10 AP / AP
A0
A0
A1
A1
A2
A2
A3
A3
VDD
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
NC
VSSQ
UDQS
NC
VREF
VSS
UDM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
VSS
DQ7
VSSQ
NC
DQ6
VDDQ
NC
DQ5
VSSQ
NC
DQ4
VDDQ
NC
NC
VSSQ
的DQ
NC
VREF
VSS
DM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
VSS
NC
VSSQ
NC
DQ3
VDDQ
NC
NC
VSSQ
NC
DQ2
VDDQ
NC
NC
VSSQ
的DQ
NC
VREF
VSS
DM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
66pin TSOP (II)的
400mil宽度
x
875mil长
0.65mm
引线间距
ROW
A0-12
COLUMN
A0-9,11(x4)
A0-9 ( X8 )
A0-8 ( X16 )
CLK , / CLK
CKE
/ CS
/ RAS
/ CAS
/ WE
DQ0-15
的DQ
LDQS , UDQS
:主时钟
:时钟使能
:片选
:行地址选通
:列地址选通
:写使能
:数据I / O
:数据选通
DM
LDM , UDM
VREF
A0-12
BA0,1
VDD
VDDQ
VSS
VSSQ
:写面膜
:参考电压
:地址输入
:银行地址输入
:电源
:电源的输出
:地面
:接地输出
三菱电机
2
DDR SDRAM
(Rev.1.44)
三月'02
三菱的LSI
M2S56D20 / 30 / 40ATP -75AL , -75A , -75L , -75 , -10L , -10
M2S56D20 / 30 / 40AKT -75AL , -75A , -75L , -75 , -10L , -10
256M双数据速率同步DRAM
引脚配置(顶视图)
X4
X8
X 16
VDD
NC
VDDQ
NC
DQ0
VSSQ
NC
NC
VDDQ
NC
DQ1
VSSQ
NC
VDDQ
NC
NC
VDD
NC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
VDD
DQ0
VDDQ
NC
DQ1
VSSQ
NC
DQ2
VDDQ
NC
DQ3
VSSQ
NC
VDDQ
NC
NC
VDD
NC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
VDDQ
LDQS
NC
VDD
NC
LDM
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
VSS
VSS
DQ15
DQ7
VSSQ VSSQ
DQ14
NC
DQ13
DQ6
VDDQ VDDQ
DQ12
NC
DQ11
DQ5
VSSQ VSSQ
DQ10
NC
DQ9
DQ4
VDDQ VDDQ
DQ8
NC
VSSQ VSSQ
UDQS DQS
NC
NC
VREF VREF
VSS
VSS
UDM
DM
/ CLK
/ CLK
CLK
CLK
CKE
CKE
NC
NC
A12
A12
A11
A11
A9
A9
A8
A8
A7
A7
A6
A6
A5
A5
A4
A4
VSS
VSS
VSS
NC
VSSQ
NC
DQ3
VDDQ
NC
NC
VSSQ
NC
DQ2
VDDQ
NC
VSSQ
的DQ
NC
VREF
VSS
DM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
64引脚STSOP
CLK , / CLK
CKE
/ CS
/ RAS
/ CAS
/ WE
DQ0-15
的DQ
LDQS , UDQS
:主时钟
:时钟使能
:片选
:行地址选通
:列地址选通
:写使能
:数据I / O
:数据选通
引脚间距0.4毫米
DM
LDM , UDM
VREF
A0-12
BA0,1
VDD
VDDQ
VSS
VSSQ
:写面膜
:参考电压
:地址输入
:银行地址输入
:电源
:电源的输出
:地面
:接地输出
三菱电机
3
DDR SDRAM
(Rev.1.44)
三月'02
三菱的LSI
M2S56D20 / 30 / 40ATP -75AL , -75A , -75L , -75 , -10L , -10
M2S56D20 / 30 / 40AKT -75AL , -75A , -75L , -75 , -10L , -10
256M双数据速率同步DRAM
包装sTSOP概要
0.05
0.125
+0.02
-
64
33
A
10.65+0.2
*2
9.05+0.1
1
*1
32
13.1+0.1
1.2 MAX
B
0.4 NOM
0.1
*3
0.16
-0.05
+0.1
0.08
M
0 - 10
0.25
0.8
注)
1.尺寸" * 1"和" * 2"
不包括塑模FLASH 。
2.尺寸" * 3"不
INCLUDE TRIM抵消。
(1)
0.125+0.075
0.5+0.1
0.6+0.15
0.35
0.55最大
详细信息A( NTS )
细节B( NTS )
三菱电机
4
DDR SDRAM
(Rev.1.44)
三月'02
三菱的LSI
M2S56D20 / 30 / 40ATP -75AL , -75A , -75L , -75 , -10L , -10
M2S56D20 / 30 / 40AKT -75AL , -75A , -75L , -75 , -10L , -10
256M双数据速率同步DRAM
引脚功能
符号
TYPE
描述
时钟: CLK和/ CLK是差分时钟输入。所有地址和控制
输入信号进行采样在CLK的上升沿的交叉和
中/ CLK的下降沿。输出(读出)的数据被引用到的交叉点
CLK和/ CLK (交叉的两个方向) 。
时钟使能: CKE控制的内部时钟。当CKE为低,内部时钟
对于下一个周期就停止。 CKE也可以用来选择自动/自
refresh.After自刷新模式时被启动, CKE变成异步
输入。只要CKE是低自刷新保持。
芯片选择:当/ CS为高电平时,任何命令意味着任何操作。
的RAS /组合, / CAS , /我们定义了基本的命令。
A0-12与BA0,1一起指定行/列地址。该
行地址由A0-12规定。该列地址被指定
A0-9,11 ( X4 ) , A0-9 ( X8 )和A0-8 ( X16 ) 。 A10也被用于指示预充电
选项。当A10是高在一个读/写命令时,自动预充电是
进行。当A10为高电平时预充电命令,所有银行都
预充电。
银行地址: BA0,1指定四家银行之一,它的命令是
应用。 BA0,1必须ACT , PRE ,读来设置,写入命令。
CLK , / CLK
输入
CKE
输入
/ CS
/ RAS , / CAS , / WE
输入
输入
A0-12
输入
BA0,1
DQ0-15(x16),
DQ0-7(x8),
DQ0-3(x4),
输入
输入/输出数据输入/输出:数据总线
数据选通:读操作时输出引脚,在写入输入引脚
输入/输出操作。边沿对齐与读出的数据,配置在中心的写数据的
捕捉到的写数据。对于x16的, LDQS对应于数据上
DQ0 - DQ7 ; UDQS对应于DQ8 - DQ15数据。
输入数据掩码: DM是输入掩码信号写入数据。输入数据
当DM采样HIGH随着输入数据被屏蔽
在写操作。 DM进行采样DQS的两边。
虽然DM引脚的输入而已, DM负载相匹配的DQ
和DQS装载。对于x16的, LDM对应于DQ0 - DQ7数据;
UDM对应于DQ8 - DQ15数据。
的DQ
DM
输入
VDD , VSS
VDDQ , VSSQ
VREF
供电电源为内存阵列和外围电路。
输入电源VDDQ和VSSQ被提供给唯一的输出缓冲器。
输入
SSTL_2参考电压。
三菱电机
5
DDR SDRAM ( Rev.1.0 )
七月'01
初步
M2S56D20 / 30 / 40AKT
三菱的LSI
256M双数据速率同步DRAM
初步
有些内容如有变更,恕不另行通知。
描述
M2S56D20AKT是4 X银行16777216字×4位,
M2S56D30AKT是4 X银行8,388,608字×8位,
M2S56D40AKT是4 X银行4,194,304字×16位,
双倍数据速率同步DRAM ,具有SSTL_2接口。所有的控制和地址信号为
参考CLK的上升沿。输入数据被寄存在数据选通的两个边缘,并输出
数据和数据选通信号在CLK的两个边缘被引用。该M2S56D20 / 30 / 40AKT实现了非常
高速数据速率达到133MHz ,并适用于在计算机系统的主存储器。
特点
- VDD = VDDQ = 2.5V + 0.2V
- 双数据速率的架构;
每个时钟周期2的数据传输
- 双向,数据选通( DQS)被发送/接收的数据
- 差分时钟输入( CLK和/ CLK )
- DLL对齐DQ和DQS转换
与CLK DQS过渡的边缘
- 输入的命令对每个正CLK的边缘;
- 参考DQS的两个边缘数据和数据屏蔽
- 由BA0控制的4个银行操作, BA1 (银行地址)
- / CAS延时: 2.0 / 2.5 (可编程)
- 突发长度 - 2/4/8 (可编程)
- 突发类型 - 顺序/交错(可编程)
- 自动预充电/所有银行预充电用A10的控制
- 8192刷新周期/ 64ms的( 4银行同步更新)
- 自动刷新和自刷新
- 行地址A0-12 /列地址A0-9,11 ( X4 ) / A0-9 ( X8 ) / A0-8 ( X16 )
- SSTL_2接口
- 400万, 66引脚薄型小尺寸封装( TSOP II )
- JEDEC标准
工作频率
速度
GRADE
-75A
-75
-10
时钟速率
CL = 2 *
133MHz
100MHz
100MHz
CL = 2.5 *
133MHz
133MHz
125MHz
* CL = CAS (读)延迟
三菱电机
1
DDR SDRAM ( Rev.1.0 )
七月'01
初步
M2S56D20 / 30 / 40AKT
引脚配置(顶视图)
X4
X8
X 16
三菱的LSI
256M双数据速率同步DRAM
VDD
NC
VDDQ
NC
DQ0
VSSQ
NC
NC
VDDQ
NC
DQ1
VSSQ
NC
VDDQ
NC
NC
VDD
NC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
VDD
DQ0
VDDQ
NC
DQ1
VSSQ
NC
DQ2
VDDQ
NC
DQ3
VSSQ
NC
VDDQ
NC
NC
VDD
NC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
VDDQ
LDQS
NC
VDD
NC
LDM
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
VSSQ
UDQS
NC
VREF
VSS
UDM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
VSS
VSS
DQ7
NC
VSSQ VSSQ
NC
NC
DQ6
DQ3
VDDQ VDDQ
NC
NC
DQ5
NC
VSSQ VSSQ
NC
NC
DQ4
DQ2
VDDQ VDDQ
NC
NC
VSSQ VSSQ
的DQ
的DQ
NC
NC
VREF VREF
VSS
VSS
DM
DM
/ CLK / CLK
CLK
CLK
CKE
CKE
NC
NC
A12
A12
A11
A11
A9
A9
A8
A8
A7
A7
A6
A6
A5
A5
A4
A4
VSS
VSS
64引脚STSOP
引脚间距0.4毫米
CLK , / CLK
CKE
/ CS
/ RAS
/ CAS
/ WE
DQ0-7
的DQ
DM
VREF
:主时钟
:时钟使能
:片选
:行地址选通
:列地址选通
:写使能
:数据I / O
:数据选通
:写面膜
:参考电压
A0-12
BA0,1
VDD
VDDQ
VSS
VSSQ
:地址输入
:银行地址输入
:电源
:电源的输出
:地面
:接地输出
三菱电机
2
DDR SDRAM ( Rev.1.0 )
七月'01
初步
M2S56D20 / 30 / 40AKT
三菱的LSI
256M双数据速率同步DRAM
引脚功能
符号
TYPE
描述
CLK , / CLK
输入
时钟: CLK和/ CLK是差分时钟输入。所有地址和控制
输入信号进行采样在CLK的上升沿的交叉和
中/ CLK的下降沿。输出(读出)的数据被引用到的交叉点
CLK和/ CLK (交叉的两个方向) 。
时钟使能: CKE控制的内部时钟。当CKE为低,内部时钟
对于下一个周期就停止。 CKE也可以用来选择自动/自刷新。
之后,开始自刷新模式时, CKE变成异步输入。自刷新
只要CKE是低电平被保持。
芯片选择:当/ CS为高电平时,任何命令意味着任何操作。
的RAS /组合, / CAS , /我们定义了基本的命令。
A0-11与BA0,1一起指定行/列地址。该
行地址由A0-12规定。该列地址被指定
A0-9,11 ( X4 ) , A0-9 ( X8 )和A0-8 ( X16 ) 。 A10也被用于指示预充电
选项。当A10是高在一个读/写命令时,自动预充电是
进行。当A10为高电平时预充电命令,所有银行都
预充电。
银行地址: BA0,1指定四家银行之一,它的命令是
应用。 BA0,1必须ACT , PRE ,读来设置,写入命令。
数据输入/输出:数据总线
CKE
输入
/ CS
/ RAS , / CAS , / WE
输入
输入
A0-12
输入
BA0,1
DQ0-15(x16),
DQ0-7(x8),
DQ0-3(x4),
输入
输入/输出
的DQ
输入/输出
数据选通:输出与读出的数据,输入与写入数据。边沿对齐
与读出的数据,集中在写入数据。用于捕获写数据。
对于x16的, LDQS对应于DQ0 - DQ7数据; UDQS
对应于数据上DQ8 - DQ15
输入数据掩码: DM是输入掩码信号写入数据。输入数据
当DM采样为高电平连同输入数据被屏蔽
在写访问。 DM进行采样DQS的两边。
虽然DM引脚的输入而已, DM负载相匹配的DQ
和DQS装载。对于x16的, LDM对应于DQ0 - DQ7数据;
UDM对应于DQ8 - DQ15数据。
电源,用于在存储器阵列和外围电路。
VDDQ和VSSQ被提供给唯一的输出缓冲器。
SSTL_2参考电压。
DM
输入
VDD , VSS
VDDQ , VSSQ
VREF
电源
电源
输入
三菱电机
3
DDR SDRAM ( Rev.1.0 )
七月'01
初步
三菱的LSI
M2S56D20 / 30 / 40AKT
256 MD ouble ATA 吃了S ynchronous DRAM
框图
DLL
DQ0 - 15
UDQS , LDQS
I / O缓冲器
QS缓冲区
内存
ARRAY
银行# 0
内存
ARRAY
银行# 1
内存
ARRAY
银行# 2
内存
ARRAY
银行# 3
模式寄存器
控制电路
地址缓冲器
时钟缓冲器
A 0-12
BA0,1
C L K / C L K C的K E特征
/ CS
控制信号缓冲
/ RAS / CAS
/ WE
UDM ,
LDM
型号代码
此规则仅应用于同步DRAM的家庭。
M 2第56 3 0 A TP -75A
速度等级
10 : 125兆赫@ CL = 2.5,100MHz @ CL = 2.0
75:
133兆赫@ CL = 2.5,100MHz @ CL = 2.0
75答:为133MHz @ CL = 2.5,133MHz @ CL = 2.0
封装类型TP : TSOP ( II )
程世代
功能保留供以后使用
n
组织2
2: x4, 3: x8, 4: x16
DR同步DRAM
密度56 : 256M位
接口
V : LVTTL ,S : SSTL_3 , _2
内存式( DRAM )
三菱主名称
三菱电机
4
DDR SDRAM ( Rev.1.0 )
七月'01
初步
三菱的LSI
M2S56D20 / 30 / 40AKT
256 MD ouble ATA 吃了S ynchronous DRAM
基本功能
该M2S56D20 / 30 / 40AKT提供了基本的功能,银行(行)激活,突发读取/写入,银行
(行)预充电和自动/自刷新。每一个命令是由/ RAS控制信号定义,
/ CAS和/ WE在CLK的上升沿。除了3个信号, / CS , CKE和A10被用作芯片
选择,分别刷新选项,和预充电的选项。要知道的详细定义
命令,请参见命令真值表。
/ CLK
CLK
/ CS
/ RAS
/ CAS
/ WE
CKE
A10
芯片选择: L =选择, H =取消
命令
命令
命令
刷新选项@refresh命令
预充电选@precharge或读/写命令
定义基本命令
激活( ACT ) [ / RAS = L , / CAS = / WE = H]
ACT命令激活一排由BA表示闲置银行。
读(READ ) [ / RAS = H , / CAS = L , / WE = H]
READ命令启动突发由BA表示当前银行读取。第一个输出数据出现后,
/ CAS延迟。当A10 = H在此命令中,该行读突发(后自动被停用
预充电,
READA )
写( WRITE) [ / RAS = H, / CAS = / WE = L]
写命令启动突发写入由广管局表示活动的银行。要写入的总数据长度
由突发长度设置。当A10 = H在此命令中,银行突发写入之后停用
(自动预充电,
WRITEA )
预充电(PRE ) / RAS = L , / CAS = H, / WE = L]
PRE命令将停用由BA表示活动的银行。这种合作mmand也终止突发读
/写操作。当A10 = H在此命令,所有银行都取消(全部预充电,
PREA
).
自动刷新( REFA ) [ / RAS = / CAS = L , / WE = CKE = H ]
REFA命令启动自动刷新周期。产生刷新地址包括银行地址
在内部。该命令后,银行会自动预充电。
三菱电机
5
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    地址:深圳市福田区振兴路156号上步工业区405栋3层

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    -
    -
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电话:13910052844(微信同步)
联系人:刘先生
地址:北京市海淀区增光路27号2-1-1102
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