集成
电路
系统公司
初步信息
VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
FIN_SEL1
GND
P_SEL2
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
FIN_SEL0
FEC_SEL0
FEC_SEL1
大声笑
NBW
VCC
DNC
DNC
DNC
27
26
25
24
23
22
21
20
19
M2080/81/82
M2085/86/87
G
ENERAL
D
ESCRIPTION
在M2080 /八十二分之八十一和M2085 / 86 / 87顷VCSO （电压
控制SAW振荡器）的基础
时钟锁相环设计的FEC时钟
在万兆光比翻译
系统如OC -192或10Gb以太网。
它们支持FEC （前向纠错
更正）时钟乘法
比，正向（映射）和
逆（解映射） 。乘法比率
针选择从预编程的查找表。
F
EATURES
◆
集成SAW延迟线;为15 700 MHz的输出
*
◆
低相位抖动< 0.5 ps的典型均方根
（ 12kHz至20MHz或50kHz至80MHz的）
◆
LVPECL时钟输出（ CML和LVDS可供选择）
◆
引脚可选的PLL分频比支持前向纠错率
M2080 / 85 ： OTU1 （ 238分之255 ）和OTU2 （二百三十七分之二百五十五）映射
M2081 / 86 ： OTU1 （ 255分之238 ）或OTU2 （ 255分之237 ）德地图
M2082 / 87 ： OTU1 （ 255分之238 ）
和
OTU2 （二百五十五分之二百三十七）德地图
28
29
30
31
32
33
34
35
36
M2080
系列
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
P_SEL0
P_SEL1
NFOUT
FOUT
GND
REF_ACK
AUTO
VCC
GND
图1 ：引脚分配
例如I / O时钟频率组合
使用M2081-11-622.0800 FEC德地图比率
FEC德地图
PLL比率
Mfec / RFEC
1/1
237/255
238/255
基地投入率
1
（兆赫）
622.0800
666.5143
669.3266
输出时钟
（无论是输出）
兆赫
622.08
or
155.52
◆
参考时钟输入支持差分LVDS ，
LVPECL ，以及单端LVCMOS ， LVTTL
◆
锁（ LOL ）输出引脚的损失;窄带宽
控制输入（ NBW引脚）
◆
自动切换（ AUTO引脚） - 自动（不可恢复）
在时钟故障参考时钟重选
◆
确认引脚（ REF_ACK销）表示积极
选择的参考输入
◆
对于无中断切换（ HS）带或不带选项
第一阶段扩建（ PBO ） ，使SONET （ GR- 253 ） / SDH
（ G.813 ）重选过程中MTIE和TDEV合规
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
表1 ：实施例的I / O时钟频率的组合
注1 ：输入参考时钟可以显示的基频
由“ MFIN ”分割（如示于表3和4上的第3页） 。
*指定在订购时VCSO中心频率。
S
IMPLIFIED
B
LOCK
D
IAGRAM
M2080系列
NBW
MUX
PLL
相
探测器
环路滤波器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
REF SEL
0
RFEC
DIV
VCSO
1
0
1
LOL阶段
探测器
Mfec股利
MFIN分频器
(1, 4, 8, 32
or
1, 4, 8, 16)
P分频器
（1， 4，8， 32或三态）
Mfec / RFEC分频器
FEC_SEL1 ： 0
FIN_SEL1 ： 0
P_SEL2 ： 0
2
2
3
LUT
MFIN分频器
LUT
P分频器
LUT
图2 ：简化框图
M2080 /八十二分之八十一M2085 /八十七分之八十六数据表修订版0.4
M2080 /八十二分之八十一VCSO FEC PLL具有自动切换为SONET / OTN
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
大声笑
FOUT
NFOUT
三州
1
2
3
4
5
6
7
8
9
修订后的30Jul2004
●
我ntegrated ircuit S ystems ，我NC 。
●
网络通信&
W W瓦特I C S T 。 C 0米
●
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集成
电路
系统公司
M2080/81/82, M2085/86/87
VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
初步信息
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
AUTO
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
输入
电源接地连接。
外部环路滤波器的连接。
参见图5 ，外部环路滤波器，对皮克。 9 。
电源连接，连接到+
3.3
V.
自动/手动重选模式时钟输入：
内部下拉电阻
1
逻辑
1
在时钟故障自动重选
（不可恢复）
逻辑
0
只有手动选择（使用
REF_SEL
)
参考确认引脚输入多路复用器的状态;输出
当前选择的参考输入对：
逻辑
1
指示
nDIF_REF1 ， DIF_REF1
逻辑
0
指示
nDIF_REF0 ， DIF_REF0
无内部终结者
时钟输出对。差分LVPECL 。
13
15
16
17
18
25
20
21
22
23
24
27
28
29
30
31
REF_ACK
FOUT
NFOUT
P_SEL1
P_SEL0
P_SEL2
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
FIN_SEL1
FIN_SEL0
FEC_SEL0
FEC_SEL1
大声笑
产量
产量
输入
输入
输入
输入
输入
输入
，P分频器选择。 LVCMOS / LVTTL 。见表8 ，
内部下拉电阻
1
后PLL查找表（ LUT ） ，上页。 4 。
P分频器
偏置到Vcc / 2的
2
内部下拉电阻
1
参考时钟输入对1差分LVPECL或LVDS 。
在反相端电阻偏置支持TTL或LVCMOS 。
参考时钟输入选择。 LVCMOS / LVTTL ：
逻辑
1
SELECTS
DIF_REF1 ， nDIF_REF1 。
逻辑
0
SELECTS
DIF_REF0 ， nDIF_REF0
.
内部下拉电阻
1
偏置到Vcc / 2的
2
参考时钟输入对0的差分LVPECL或LVDS 。
在反相端电阻偏置支持TTL或LVCMOS 。
内部下拉电阻
1
内部下拉电阻
1
I
NPUT时钟频率选择。 LVCMOS / LVTTL 。看
表
3
和
4
MFIN除法查找表（ LUT ）的PG 。 3 。
Mfec和RFEC分频值选择。 LVCMOS / LVTTL 。
内部下拉电阻
1
参照表5 ，图6和
7页。 3 。
失锁指示灯输出。断言当内部PLL是
不跟踪频率和相位与输入的参考。
3
逻辑
1
表示失锁。
逻辑
0
表示锁定状态。
窄带启用。 LVCMOS / LVTTL ：
逻辑
1
- 窄的环路带宽
, R
IN
= 2100k
.
逻辑
0
- 宽带宽
, R
IN
= 100k
.
表2 ：引脚说明
产量
32
34, 35, 36
NBW
DNC
输入
内部上拉电阻
1
不要连接。
注1 ：对于内部上拉和下拉电阻的典型值，见
DC特性
上页。 11 。
注2 ：偏toVcc / 2，用50kΩ的到Vcc和50kΩ的接地。看
差分输入偏置到VCC / 2
上页。 11 。
注3 ：见
LVCMOS输出
in
DC特性
上页。 11 。
M2080 /八十二分之八十一M2085 /八十七分之八十六数据表修订版0.4
我ntegrated ircuit S ystems ，我NC 。
●
2 14
●
修订后的30Jul2004
W W瓦特I C S T 。 C 0米
●
网络通信&
电话：（ 508 ） 852-5400
集成
电路
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M2080/81/82, M2085/86/87
VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
初步信息
D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
环
R
POST
C
POST
C
POST
R
环
C
环
OP_OUT
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M2080系列
OP_IN
nOP_IN
NBW
MUX
PLL
相
探测器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
REF SEL
R
IN
0
RFEC
DIV
R
IN
环路滤波器
扩音器
1
相
锁定
环
（PLL）的
（1， 4，8， 32）或
(1, 4, 8, 16)
SAW延迟线
相
移
0
1
大声笑
相
探测器
Mfec股利
MFIN分频器
VCSO
大声笑
Mfec / RFEC
分频器LUT
MFIN分频器
LUT
P分频器
LUT
FEC_SEL1 ： 0
FIN_SEL1 ： 0
P_SEL2 ： 0
2
2
3
P分频器
(1, 4, 8, 32,
或三态）
FOUT
NFOUT
CML和PECL
选项
图3 ：详细的框图。
D
IVIDER
S
选举
T
ABLES
MFIN除法查找表（ LUT ）
该
FIN_SEL1 ： 0
引脚选择反馈分频器值
（ “ MFIN ” ） ，其中规定了PLL的整体速比范围。自
该VCSO频率是固定的，这使得输入参考
选择。在查找表（返程）器件。
M2080 /八十二分之八十一： MFIN值LUT （包括除以32 ）
FIN_SEL1 ： 0
Mfec和RFEC分频器的查找表（LUT ）
该
FEC_SEL
引脚选择Mfec / RFEC分频比。该
查找表（返程）器件。该Mfec和
RFEC值也建立相器频率。
较低的鉴相器频率抖动改善
耐受性，降低环路带宽。
M2080 / 85 ： FEC地图LUT ， OTU1 （ 238分之255 ）和OTU2 （ 237分之255 ）
FEC_SEL1 ： 0
Mfec RFEC
1 0
描述
MFIN采样输入参考频率。 （ MHz）的选项
为
M2080
1
,
M2081
＆放大器;
M2082
2
价值
Fvcso =
基本输入输出基地
速度（ MHz）的频率（兆赫）
为
M2080或M2085与Fvcso = 666.5143
（ OTU1 FEC率） ：
0
0
1
1
0
1
0
1
32
8
4
1
19.44
77.76
155.52
622.08
0
0
1
1
0
1
0
1
15 14
15 15
85 79
85 85
255/238
OC- 48到OTU1编码
OTU1中继器或抖动衰减器
622.08 666.5143
666.5143 666.5143
622.08 669.3266
669.3266 669.3266
为
M2080或M2085与Fvcso = 669.3266
（ OTU2 FEC率） ：
255/237
OC -192到OTU2编码
OTU2中继器或抖动衰减器
表3 ： M2080 /八十二分之八十一： MFIN值LUT （包括除以32 ）
注1 ：对于M2080与Fvcso = 666.5143或669.3266
注2 ：对于M2081和M2082与Fvcso = 622.0800 。
表5 ： M2080 / 85 ： FEC地图LUT ， OTU1 （ 238分之255 ）和OTU2 （ 237分之255 ）
M2085 / 87分之86 ： MFIN值LUT （包括除以16 ）
FIN_SEL1 ： 0
M2081 / 86 ： FEC德地图LUT ， OTU1 （二百五十五分之二百三十八）或OTU2 （二百五十五分之二百三十七）
MFIN采样输入参考频率。 （ MHz）的选项
为
M2085
1
,
M2086
＆放大器;
M2087
2
价值
使用此选项
或
OTU1
or
OTU2解映射
的应用，但不能同时使用。
FEC_SEL1 ： 0
Mfec RFEC
1 0
0
0
1
1
0
1
0
1
16
8
4
1
38.88
77.76
155.52
622.08
描述
Fvcso =
基本输入输出基地
速度（ MHz）的频率（兆赫）
为
M2081或M2086与Fvcso = 622.08
（ OTU1或OTU2 FEC率） ：
表4 ： M2085 / 87分之86 ： MFIN值LUT （包括除以16 ）
0
0
1
1
0
1
0
1
79 85
79 79
14 15
14 14
237/255
OTU2到OC -192解码
OC- 192中继器或抖动衰减器
238/255
OTU1到OC- 48解码
OC- 48中继器或抖动衰减器
669.3266
622.08
666.5143
622.08
622.08
622.08
622.08
622.08
注1 ：对于M2085与Fvcso = 666.5143或669.3266
注2 ：对于M2086和M2087与Fvcso = 622.0800 。
表6 ： M2081 / 86 ： FEC德地图LUT ， OTU1 （二百五十五分之二百三十八）或OTU2 （二百五十五分之二百三十七）
M2080 /八十二分之八十一数据表修订版0.4
我ntegrated ircuit S ystems ，我NC 。
●
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网络通信&
●
修订后的30Jul2004
W W瓦特I C S T 。 C 0米
●
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集成
电路
系统公司
M2082 / 87 ： FEC德地图LUT ，两个OTU1和OTU2
M2080/81/82, M2085/86/87
VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
初步信息
F
UNCTIONAL
D
ESCRIPTION
该M208x系列是一个PLL （锁相环）的基础
时钟发生器，用于产生输出时钟同步
认列之为两种可选输入参考时钟之一。
内部高"Q" SAW延迟线提供低抖动
信号的性能并确定输出
在VCSO频率（压控SAW
振荡器） 。在一个给定的M208x系列设备中， VCSO
中心频率是固定的。一个共同的中心频率
is
622.08MHz,
对于SONET或SDH光网络
应用程序。的VCSO的中心频率被限制在规定的
订购时（见第“订购信息” 。 14 ） 。
的VCSO具有有保证的调谐范围
±120
PPM
（商业级温度级） 。
引脚可选分频器中的PLL使用，
对于输出时钟。这使得设备的剪裁
的功能和性能。 FEC的反馈和
参考分频器（以下简称“ Mfec除法”和“ RFEC
分频器“ ）提供必要的乘法比率
容纳时钟转换为向前和
反前向纠错。该Mfec和RFEC
分频器也控制鉴相器频率。该
反馈分频器（标有“ MFIN分频器” ）提供
以适应不同的需要更广泛的分工方案
参考时钟的频率。
例如，该
M2082-11-622.0800
（见“订购
信息“
上页。 14
)
有
622.08
兆赫VCSO
频率：
使用此选项
两
OTU1或OTU2解映射
应用程序。该Mfec分频值几乎保持
不断保持使用一个类似的环路带宽
设置外部滤波元件值。
FEC_SEL1 ： 0
Mfec RFEC
1 0
描述
Fvcso =
输入基地
基输出
率（兆赫）
率（兆赫）
为
M2082或M2087与Fvcso = 622.08
（ OTU1或OTU2 FEC率） ：
0
0
1
1
0
1
0
1
79 85
79 79
84 90
84 84
237/255
OTU2到OC -192解码
OC- 192中继器或抖动衰减器
238/255
OTU1到OC- 48解码
OC- 48中继器或抖动衰减器
669.3266
622.08
666.5143
622.08
622.08
622.08
622.08
622.08
表7： M2082 / 87： FEC德地图的LUT ，两个OTU1和OTU2
P分频器查找表（ LUT ）
该
P_SEL2 ： 0
引脚选择P分频值，即设置
输出时钟频率。的值A P分
1
将
提供
622.08MHz
输出时使用
622.08MHz
VCSO的，例如。的P值分
4
,
8
或
32
是
也可加一个三态模式。输出可以是
放置到有效状态，如表8所列。
P_SEL2 ： 0
P值
32
32
1
4
8
4
8
三态
M2080-622.0800或M2085-622.0800
输出频率（ MHz）的
19.44
19.44
622.08
155.52
77.76
155.52
77.76
不适用
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
FEC的解映射器的PLL的比率（在表6和
7)
启用
M2082-11-622.0800
接受“基地”输入
参考频率：
666.5143 （ OTU1 ）
,
669.3266
(OTU2)
和
622.08
兆赫
(OC-192)
.
该MFIN反馈分频器使实际输入
参考时钟作为基极输入频率
除以
1
,
4
,
8
或
32或16
。因此，对于基
输入频率
622.08
兆赫，实际输入
参考时钟频率可以是：
622.08
,
155.52
,
77.76
和
19.44或38.88
兆赫。 （请参阅表3和4上
皮克。 3. ）
关键器件型号和查找表选项
设备
变种
M2080
M2081
M2082
M2085
M2086
M2087
查表选
MFIN查找表：
Mfec查找表是：
表5
（ FEC映射LUT ）
表3
表6
（FEC解映射器LUT）的
（包括分频值32 ）
表7
（FEC解映射器LUT）的
表5
（ FEC映射LUT ）
表4
表6
（FEC解映射器LUT）的
（包括分频值16 ）
表7
（FEC解映射器LUT）的
表9 ：关键设备型号和查找表选项
表8 ：对分频器查找表（ LUT）的
一般准则的鉴相器频率
鉴相器频率（FPD）等于
输入参考频率（ FREF ）由RFEC分
分频值，或：
FPD = FREF / RFEC
较低的相位检测器的频率应当用于
循环定时应用，以保证PLL跟踪，
尤其是在GR- 253抖动容限测试。该
建议的最大鉴相器频率
循环定时模式
19.44
兆赫。
当
大声笑
被用于系统健康监测，
鉴相器频率应为5MHz或
更大的。低相位检测器频率进行
大声笑
过于敏感，较高的鉴相器
频率使
大声笑
较不敏感。该
大声笑
针
应在环路定时模式不能使用。
前述准则还当使用适用
自动切换模式中，由于自动切换使用
大声笑
输出为时钟故障检测。
在P分频器缩放VCSO输出使能低
输出频率选择（表8）。
M2080 /八十二分之八十一M2085 /八十七分之八十六数据表修订版0.4
我ntegrated ircuit S ystems ，我NC 。
●
4 14
●
修订后的30Jul2004
W W瓦特I C S T 。 C 0米
●
网络通信&
电话：（ 508 ） 852-5400
集成
电路
系统公司
该M208x系列包括失锁（
大声笑
)
指示器，它提供状态信息到系统
管理软件。窄带宽（
NBW
)
控制销被设置成的新机制
调整PLL环路带宽，而不会影响
鉴相器频率。
M2080/81/82, M2085/86/87
VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
初步信息
差分输入
选项可用于无中断切换（ HS ）或
无相位构建（ PBO ） 。它们提供SONET /
在参考SDH MTIE和TDEV合规
钟重选。
输入参考时钟
两个参考时钟输入和选择MUX是
提供的。无论是参考时钟输入可以接受
差分时钟信号（例如LVPECL或LVDS ）或
一个单端时钟输入（ LVCMOS或LVTTL上
非反相输入端） 。
对未选择的单端参考时钟
参考输入可引起增加的输出
时钟抖动。出于这个原因，差分基准
输入者优先;从微分干涉
输入上的非选择的输入是最小的。
差分LVPECL输入连接到两个
基准输入引脚通常的方式。外部
在图4所示的负载端接电阻器（在
127
和
82
电阻器），非常适合于交流和直流
耦合LVPECL参考时钟线。这些提供
该
50
负载终端和VTT的偏置电压。
单端输入
单端输入（ LVCMOS或LVTTL ）是
连接到非反相输入端的参考引脚
(
DIF_REF0
or
DIF_REF1
） 。反相参考输入引脚
(
nDIF_REF0
or
nDIF_REF1
）必须悬空。
在单端工作，未使用时，反相
输入引脚（ nDIF_REF0或
nDEF_REF1)
悬空（不
连接） ，输入将自偏置在VCC / 2 。
PLL操作
在M2080 /八十二分之八十一和M2085 /八十七分之八十六是完整的时钟
锁相环。他们使用的相位检测器和可配置的
分频器来同步VCSO的与所述输出
选择的参考时钟。
该M208x系列部件类似于
M2060系列的组件不同的是， M208x
系列产品包括可选的自动切换功能。该
M208x系列也只有一个时钟输出，作为
自动切换控制引脚更换第二输出。
该PLL可以正常工作，这意味着它将会锁相
的VCSO的输出与输入的参考时钟，当
内部相位检测器输入端都能够在运行
相同的频率。这意味着在PLL分频器必须
设置适当和合适的参考频率
必须选择期望的输出频率。
当PLL没有建立适当的VCSO是
被迫上限或下运行极限是典型
美云约200ppm以上或以下的VCSO的中心
频率。请参阅“ APR ， VCSO绝对拉范围”行，
在皮克的交流特性表。 12 。
在正常的锁相状态，瞬时
相位误差是由相位检测器测得的和是
转换到泵的电流脉冲充电。这些
电流脉冲，然后通过外部环路综合
过滤创建VCSO的控制电压。环路滤波器
作为一个低通滤波器，以去除不想要的参考
时钟抖动以上确定的频率或锁相环
带宽。对于在基准相位抖动频率
环路带宽，相位抖动幅度被传递
根据该PLL环路的频率的输出时钟
响应曲线。
一个单端输入的配置已经
通过偏置便利
nDIF_REF0
和
nDEF_REF1
到Vcc / 2，
用50kΩ的至Vcc和50kΩ的接地。输入时钟
结构，以及如何使用它与任何
LVCMOS / LVTTL输入或直流耦合LVPECL
时钟，示于图4 。
.
DIF_REF0
50k
VCC
50k
X
50k
MUX
LVCMOS /
LVTTL
nDIF_REF0
VCC
0
DIF_REF1
LVPECL
127
VCC
127
VCC
50k
1
82
50k
nDIF_REF1
REF_SEL
82
50k
图4 ：输入参考时钟
M2080 /八十二分之八十一数据表修订版0.4
我ntegrated ircuit S ystems ，我NC 。
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网络通信&
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集成
电路
系统公司
初步信息
VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
FIN_SEL1
GND
P_SEL2
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
FIN_SEL0
FEC_SEL0
FEC_SEL1
大声笑
NBW
VCC
DNC
DNC
DNC
27
26
25
24
23
22
21
20
19
M2080/81/82
M2085/86/87
G
ENERAL
D
ESCRIPTION
在M2080 /八十二分之八十一和M2085 / 86 / 87顷VCSO （电压
控制SAW振荡器）的基础
时钟锁相环设计的FEC时钟
在万兆光比翻译
系统如OC -192或10Gb以太网。
它们支持FEC （前向纠错
更正）时钟乘法
比，正向（映射）和
逆（解映射） 。乘法比率
针选择从预编程的查找表。
F
EATURES
◆
集成SAW延迟线;为15 700 MHz的输出
*
◆
低相位抖动< 0.5 ps的典型均方根
（ 12kHz至20MHz或50kHz至80MHz的）
◆
LVPECL时钟输出（ CML和LVDS可供选择）
◆
引脚可选的PLL分频比支持前向纠错率
M2080 / 85 ： OTU1 （ 238分之255 ）和OTU2 （二百三十七分之二百五十五）映射
M2081 / 86 ： OTU1 （ 255分之238 ）或OTU2 （ 255分之237 ）德地图
M2082 / 87 ： OTU1 （ 255分之238 ）
和
OTU2 （二百五十五分之二百三十七）德地图
28
29
30
31
32
33
34
35
36
M2080
系列
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
P_SEL0
P_SEL1
NFOUT
FOUT
GND
REF_ACK
AUTO
VCC
GND
图1 ：引脚分配
例如I / O时钟频率组合
使用M2081-11-622.0800 FEC德地图比率
FEC德地图
PLL比率
Mfec / RFEC
1/1
237/255
238/255
基地投入率
1
（兆赫）
622.0800
666.5143
669.3266
输出时钟
（无论是输出）
兆赫
622.08
or
155.52
◆
参考时钟输入支持差分LVDS ，
LVPECL ，以及单端LVCMOS ， LVTTL
◆
锁（ LOL ）输出引脚的损失;窄带宽
控制输入（ NBW引脚）
◆
自动切换（ AUTO引脚） - 自动（不可恢复）
在时钟故障参考时钟重选
◆
确认引脚（ REF_ACK销）表示积极
选择的参考输入
◆
对于无中断切换（ HS）带或不带选项
第一阶段扩建（ PBO ） ，使SONET （ GR- 253 ） / SDH
（ G.813 ）重选过程中MTIE和TDEV合规
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
表1 ：实施例的I / O时钟频率的组合
注1 ：输入参考时钟可以显示的基频
由“ MFIN ”分割（如示于表3和4上的第3页） 。
*指定在订购时VCSO中心频率。
S
IMPLIFIED
B
LOCK
D
IAGRAM
M2080系列
NBW
MUX
PLL
相
探测器
环路滤波器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
REF SEL
0
RFEC
DIV
VCSO
1
0
1
LOL阶段
探测器
Mfec股利
MFIN分频器
(1, 4, 8, 32
or
1, 4, 8, 16)
P分频器
（1， 4，8， 32或三态）
Mfec / RFEC分频器
FEC_SEL1 ： 0
FIN_SEL1 ： 0
P_SEL2 ： 0
2
2
3
LUT
MFIN分频器
LUT
P分频器
LUT
图2 ：简化框图
M2080 /八十二分之八十一M2085 /八十七分之八十六数据表修订版0.4
M2080 /八十二分之八十一VCSO FEC PLL具有自动切换为SONET / OTN
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
大声笑
FOUT
NFOUT
三州
1
2
3
4
5
6
7
8
9
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VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
初步信息
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
AUTO
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
输入
电源接地连接。
外部环路滤波器的连接。
参见图5 ，外部环路滤波器，对皮克。 9 。
电源连接，连接到+
3.3
V.
自动/手动重选模式时钟输入：
内部下拉电阻
1
逻辑
1
在时钟故障自动重选
（不可恢复）
逻辑
0
只有手动选择（使用
REF_SEL
)
参考确认引脚输入多路复用器的状态;输出
当前选择的参考输入对：
逻辑
1
指示
nDIF_REF1 ， DIF_REF1
逻辑
0
指示
nDIF_REF0 ， DIF_REF0
无内部终结者
时钟输出对。差分LVPECL 。
13
15
16
17
18
25
20
21
22
23
24
27
28
29
30
31
REF_ACK
FOUT
NFOUT
P_SEL1
P_SEL0
P_SEL2
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
FIN_SEL1
FIN_SEL0
FEC_SEL0
FEC_SEL1
大声笑
产量
产量
输入
输入
输入
输入
输入
输入
，P分频器选择。 LVCMOS / LVTTL 。见表8 ，
内部下拉电阻
1
后PLL查找表（ LUT ） ，上页。 4 。
P分频器
偏置到Vcc / 2的
2
内部下拉电阻
1
参考时钟输入对1差分LVPECL或LVDS 。
在反相端电阻偏置支持TTL或LVCMOS 。
参考时钟输入选择。 LVCMOS / LVTTL ：
逻辑
1
SELECTS
DIF_REF1 ， nDIF_REF1 。
逻辑
0
SELECTS
DIF_REF0 ， nDIF_REF0
.
内部下拉电阻
1
偏置到Vcc / 2的
2
参考时钟输入对0的差分LVPECL或LVDS 。
在反相端电阻偏置支持TTL或LVCMOS 。
内部下拉电阻
1
内部下拉电阻
1
I
NPUT时钟频率选择。 LVCMOS / LVTTL 。看
表
3
和
4
MFIN除法查找表（ LUT ）的PG 。 3 。
Mfec和RFEC分频值选择。 LVCMOS / LVTTL 。
内部下拉电阻
1
参照表5 ，图6和
7页。 3 。
失锁指示灯输出。断言当内部PLL是
不跟踪频率和相位与输入的参考。
3
逻辑
1
表示失锁。
逻辑
0
表示锁定状态。
窄带启用。 LVCMOS / LVTTL ：
逻辑
1
- 窄的环路带宽
, R
IN
= 2100k
.
逻辑
0
- 宽带宽
, R
IN
= 100k
.
表2 ：引脚说明
产量
32
34, 35, 36
NBW
DNC
输入
内部上拉电阻
1
不要连接。
注1 ：对于内部上拉和下拉电阻的典型值，见
DC特性
上页。 11 。
注2 ：偏toVcc / 2，用50kΩ的到Vcc和50kΩ的接地。看
差分输入偏置到VCC / 2
上页。 11 。
注3 ：见
LVCMOS输出
in
DC特性
上页。 11 。
M2080 /八十二分之八十一M2085 /八十七分之八十六数据表修订版0.4
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VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
初步信息
D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
环
R
POST
C
POST
C
POST
R
环
C
环
OP_OUT
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M2080系列
OP_IN
nOP_IN
NBW
MUX
PLL
相
探测器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
REF SEL
R
IN
0
RFEC
DIV
R
IN
环路滤波器
扩音器
1
相
锁定
环
（PLL）的
（1， 4，8， 32）或
(1, 4, 8, 16)
SAW延迟线
相
移
0
1
大声笑
相
探测器
Mfec股利
MFIN分频器
VCSO
大声笑
Mfec / RFEC
分频器LUT
MFIN分频器
LUT
P分频器
LUT
FEC_SEL1 ： 0
FIN_SEL1 ： 0
P_SEL2 ： 0
2
2
3
P分频器
(1, 4, 8, 32,
或三态）
FOUT
NFOUT
CML和PECL
选项
图3 ：详细的框图。
D
IVIDER
S
选举
T
ABLES
MFIN除法查找表（ LUT ）
该
FIN_SEL1 ： 0
引脚选择反馈分频器值
（ “ MFIN ” ） ，其中规定了PLL的整体速比范围。自
该VCSO频率是固定的，这使得输入参考
选择。在查找表（返程）器件。
M2080 /八十二分之八十一： MFIN值LUT （包括除以32 ）
FIN_SEL1 ： 0
Mfec和RFEC分频器的查找表（LUT ）
该
FEC_SEL
引脚选择Mfec / RFEC分频比。该
查找表（返程）器件。该Mfec和
RFEC值也建立相器频率。
较低的鉴相器频率抖动改善
耐受性，降低环路带宽。
M2080 / 85 ： FEC地图LUT ， OTU1 （ 238分之255 ）和OTU2 （ 237分之255 ）
FEC_SEL1 ： 0
Mfec RFEC
1 0
描述
MFIN采样输入参考频率。 （ MHz）的选项
为
M2080
1
,
M2081
＆放大器;
M2082
2
价值
Fvcso =
基本输入输出基地
速度（ MHz）的频率（兆赫）
为
M2080或M2085与Fvcso = 666.5143
（ OTU1 FEC率） ：
0
0
1
1
0
1
0
1
32
8
4
1
19.44
77.76
155.52
622.08
0
0
1
1
0
1
0
1
15 14
15 15
85 79
85 85
255/238
OC- 48到OTU1编码
OTU1中继器或抖动衰减器
622.08 666.5143
666.5143 666.5143
622.08 669.3266
669.3266 669.3266
为
M2080或M2085与Fvcso = 669.3266
（ OTU2 FEC率） ：
255/237
OC -192到OTU2编码
OTU2中继器或抖动衰减器
表3 ： M2080 /八十二分之八十一： MFIN值LUT （包括除以32 ）
注1 ：对于M2080与Fvcso = 666.5143或669.3266
注2 ：对于M2081和M2082与Fvcso = 622.0800 。
表5 ： M2080 / 85 ： FEC地图LUT ， OTU1 （ 238分之255 ）和OTU2 （ 237分之255 ）
M2085 / 87分之86 ： MFIN值LUT （包括除以16 ）
FIN_SEL1 ： 0
M2081 / 86 ： FEC德地图LUT ， OTU1 （二百五十五分之二百三十八）或OTU2 （二百五十五分之二百三十七）
MFIN采样输入参考频率。 （ MHz）的选项
为
M2085
1
,
M2086
＆放大器;
M2087
2
价值
使用此选项
或
OTU1
or
OTU2解映射
的应用，但不能同时使用。
FEC_SEL1 ： 0
Mfec RFEC
1 0
0
0
1
1
0
1
0
1
16
8
4
1
38.88
77.76
155.52
622.08
描述
Fvcso =
基本输入输出基地
速度（ MHz）的频率（兆赫）
为
M2081或M2086与Fvcso = 622.08
（ OTU1或OTU2 FEC率） ：
表4 ： M2085 / 87分之86 ： MFIN值LUT （包括除以16 ）
0
0
1
1
0
1
0
1
79 85
79 79
14 15
14 14
237/255
OTU2到OC -192解码
OC- 192中继器或抖动衰减器
238/255
OTU1到OC- 48解码
OC- 48中继器或抖动衰减器
669.3266
622.08
666.5143
622.08
622.08
622.08
622.08
622.08
注1 ：对于M2085与Fvcso = 666.5143或669.3266
注2 ：对于M2086和M2087与Fvcso = 622.0800 。
表6 ： M2081 / 86 ： FEC德地图LUT ， OTU1 （二百五十五分之二百三十八）或OTU2 （二百五十五分之二百三十七）
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M2082 / 87 ： FEC德地图LUT ，两个OTU1和OTU2
M2080/81/82, M2085/86/87
VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
初步信息
F
UNCTIONAL
D
ESCRIPTION
该M208x系列是一个PLL （锁相环）的基础
时钟发生器，用于产生输出时钟同步
认列之为两种可选输入参考时钟之一。
内部高"Q" SAW延迟线提供低抖动
信号的性能并确定输出
在VCSO频率（压控SAW
振荡器） 。在一个给定的M208x系列设备中， VCSO
中心频率是固定的。一个共同的中心频率
is
622.08MHz,
对于SONET或SDH光网络
应用程序。的VCSO的中心频率被限制在规定的
订购时（见第“订购信息” 。 14 ） 。
的VCSO具有有保证的调谐范围
±120
PPM
（商业级温度级） 。
引脚可选分频器中的PLL使用，
对于输出时钟。这使得设备的剪裁
的功能和性能。 FEC的反馈和
参考分频器（以下简称“ Mfec除法”和“ RFEC
分频器“ ）提供必要的乘法比率
容纳时钟转换为向前和
反前向纠错。该Mfec和RFEC
分频器也控制鉴相器频率。该
反馈分频器（标有“ MFIN分频器” ）提供
以适应不同的需要更广泛的分工方案
参考时钟的频率。
例如，该
M2082-11-622.0800
（见“订购
信息“
上页。 14
)
有
622.08
兆赫VCSO
频率：
使用此选项
两
OTU1或OTU2解映射
应用程序。该Mfec分频值几乎保持
不断保持使用一个类似的环路带宽
设置外部滤波元件值。
FEC_SEL1 ： 0
Mfec RFEC
1 0
描述
Fvcso =
输入基地
基输出
率（兆赫）
率（兆赫）
为
M2082或M2087与Fvcso = 622.08
（ OTU1或OTU2 FEC率） ：
0
0
1
1
0
1
0
1
79 85
79 79
84 90
84 84
237/255
OTU2到OC -192解码
OC- 192中继器或抖动衰减器
238/255
OTU1到OC- 48解码
OC- 48中继器或抖动衰减器
669.3266
622.08
666.5143
622.08
622.08
622.08
622.08
622.08
表7： M2082 / 87： FEC德地图的LUT ，两个OTU1和OTU2
P分频器查找表（ LUT ）
该
P_SEL2 ： 0
引脚选择P分频值，即设置
输出时钟频率。的值A P分
1
将
提供
622.08MHz
输出时使用
622.08MHz
VCSO的，例如。的P值分
4
,
8
或
32
是
也可加一个三态模式。输出可以是
放置到有效状态，如表8所列。
P_SEL2 ： 0
P值
32
32
1
4
8
4
8
三态
M2080-622.0800或M2085-622.0800
输出频率（ MHz）的
19.44
19.44
622.08
155.52
77.76
155.52
77.76
不适用
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
FEC的解映射器的PLL的比率（在表6和
7)
启用
M2082-11-622.0800
接受“基地”输入
参考频率：
666.5143 （ OTU1 ）
,
669.3266
(OTU2)
和
622.08
兆赫
(OC-192)
.
该MFIN反馈分频器使实际输入
参考时钟作为基极输入频率
除以
1
,
4
,
8
或
32或16
。因此，对于基
输入频率
622.08
兆赫，实际输入
参考时钟频率可以是：
622.08
,
155.52
,
77.76
和
19.44或38.88
兆赫。 （请参阅表3和4上
皮克。 3. ）
关键器件型号和查找表选项
设备
变种
M2080
M2081
M2082
M2085
M2086
M2087
查表选
MFIN查找表：
Mfec查找表是：
表5
（ FEC映射LUT ）
表3
表6
（FEC解映射器LUT）的
（包括分频值32 ）
表7
（FEC解映射器LUT）的
表5
（ FEC映射LUT ）
表4
表6
（FEC解映射器LUT）的
（包括分频值16 ）
表7
（FEC解映射器LUT）的
表9 ：关键设备型号和查找表选项
表8 ：对分频器查找表（ LUT）的
一般准则的鉴相器频率
鉴相器频率（FPD）等于
输入参考频率（ FREF ）由RFEC分
分频值，或：
FPD = FREF / RFEC
较低的相位检测器的频率应当用于
循环定时应用，以保证PLL跟踪，
尤其是在GR- 253抖动容限测试。该
建议的最大鉴相器频率
循环定时模式
19.44
兆赫。
当
大声笑
被用于系统健康监测，
鉴相器频率应为5MHz或
更大的。低相位检测器频率进行
大声笑
过于敏感，较高的鉴相器
频率使
大声笑
较不敏感。该
大声笑
针
应在环路定时模式不能使用。
前述准则还当使用适用
自动切换模式中，由于自动切换使用
大声笑
输出为时钟故障检测。
在P分频器缩放VCSO输出使能低
输出频率选择（表8）。
M2080 /八十二分之八十一M2085 /八十七分之八十六数据表修订版0.4
我ntegrated ircuit S ystems ，我NC 。
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修订后的30Jul2004
W W瓦特I C S T 。 C 0米
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网络通信&
电话：（ 508 ） 852-5400
集成
电路
系统公司
该M208x系列包括失锁（
大声笑
)
指示器，它提供状态信息到系统
管理软件。窄带宽（
NBW
)
控制销被设置成的新机制
调整PLL环路带宽，而不会影响
鉴相器频率。
M2080/81/82, M2085/86/87
VCSO FEC PLL
同
A
反对派
S
巫婆
SONET / OTN
初步信息
差分输入
选项可用于无中断切换（ HS ）或
无相位构建（ PBO ） 。它们提供SONET /
在参考SDH MTIE和TDEV合规
钟重选。
输入参考时钟
两个参考时钟输入和选择MUX是
提供的。无论是参考时钟输入可以接受
差分时钟信号（例如LVPECL或LVDS ）或
一个单端时钟输入（ LVCMOS或LVTTL上
非反相输入端） 。
对未选择的单端参考时钟
参考输入可引起增加的输出
时钟抖动。出于这个原因，差分基准
输入者优先;从微分干涉
输入上的非选择的输入是最小的。
差分LVPECL输入连接到两个
基准输入引脚通常的方式。外部
在图4所示的负载端接电阻器（在
127
和
82
电阻器），非常适合于交流和直流
耦合LVPECL参考时钟线。这些提供
该
50
负载终端和VTT的偏置电压。
单端输入
单端输入（ LVCMOS或LVTTL ）是
连接到非反相输入端的参考引脚
(
DIF_REF0
or
DIF_REF1
） 。反相参考输入引脚
(
nDIF_REF0
or
nDIF_REF1
）必须悬空。
在单端工作，未使用时，反相
输入引脚（ nDIF_REF0或
nDEF_REF1)
悬空（不
连接） ，输入将自偏置在VCC / 2 。
PLL操作
在M2080 /八十二分之八十一和M2085 /八十七分之八十六是完整的时钟
锁相环。他们使用的相位检测器和可配置的
分频器来同步VCSO的与所述输出
选择的参考时钟。
该M208x系列部件类似于
M2060系列的组件不同的是， M208x
系列产品包括可选的自动切换功能。该
M208x系列也只有一个时钟输出，作为
自动切换控制引脚更换第二输出。
该PLL可以正常工作，这意味着它将会锁相
的VCSO的输出与输入的参考时钟，当
内部相位检测器输入端都能够在运行
相同的频率。这意味着在PLL分频器必须
设置适当和合适的参考频率
必须选择期望的输出频率。
当PLL没有建立适当的VCSO是
被迫上限或下运行极限是典型
美云约200ppm以上或以下的VCSO的中心
频率。请参阅“ APR ， VCSO绝对拉范围”行，
在皮克的交流特性表。 12 。
在正常的锁相状态，瞬时
相位误差是由相位检测器测得的和是
转换到泵的电流脉冲充电。这些
电流脉冲，然后通过外部环路综合
过滤创建VCSO的控制电压。环路滤波器
作为一个低通滤波器，以去除不想要的参考
时钟抖动以上确定的频率或锁相环
带宽。对于在基准相位抖动频率
环路带宽，相位抖动幅度被传递
根据该PLL环路的频率的输出时钟
响应曲线。
一个单端输入的配置已经
通过偏置便利
nDIF_REF0
和
nDEF_REF1
到Vcc / 2，
用50kΩ的至Vcc和50kΩ的接地。输入时钟
结构，以及如何使用它与任何
LVCMOS / LVTTL输入或直流耦合LVPECL
时钟，示于图4 。
.
DIF_REF0
50k
VCC
50k
X
50k
MUX
LVCMOS /
LVTTL
nDIF_REF0
VCC
0
DIF_REF1
LVPECL
127
VCC
127
VCC
50k
1
82
50k
nDIF_REF1
REF_SEL
82
50k
图4 ：输入参考时钟
M2080 /八十二分之八十一数据表修订版0.4
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