集成
电路
系统公司
初步信息
M2050/51/52
SAW PLL
为
10G
B
E 64
B
/66
B
FEC
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
FIN_SEL1
GND
P_SEL2
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
FIN_SEL0
FEC_SEL0
FEC_SEL1
大声笑
NBW
VCC
DNC
DNC
DNC
27
26
25
24
23
22
21
20
19
G
ENERAL
D
ESCRIPTION
在M2050 / 51/ 52是VCSO （压控SAW
振荡器）的时钟锁相环
专为FEC时钟比率
翻译的10Gb光纤系统
如万兆以太网64b / 66b 。它支持
两个映射和去映射
64B / 66B编码和FEC
（前向纠错）时钟
乘法比率。的比率是从销选
预编程的查找表。
F
EATURES
◆
集成SAW延迟线;为15 700 MHz的输出
*
◆
低相位抖动< 0.5 ps的典型均方根
（ 12kHz至20MHz或50Hz至80MHz的）
◆
引脚可选的PLL分频比支持64B / 66B和
FEC编码/解码的比例：
M2050 ：地图万兆局域网，二百三十八分之二百五十五FEC ，或二百三十七分之二百五十五FEC
M2051 ：德地图的10GbE LAN或238分之255 FEC到10GbE
M2052 ：德地图二百三十七分之二百五十五FEC & 238分之255 FEC到10GbE LAN
28
29
30
31
32
33
34
35
36
M2050
M2051
M2052
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
P_SEL0
P_SEL1
nFOUT0
FOUT0
GND
nFOUT1
FOUT1
VCC
GND
图1 ：引脚分配
◆
可扩展的分频器提供进一步的调整环
带宽和抖动容限
◆
LVPECL时钟输出（ CML和LVDS可供选择）
◆
参考时钟输入支持差分LVDS ，
LVPECL ，以及单端LVCMOS ， LVTTL
◆
失锁（ LOL ）输出引脚
◆
窄带宽控制输入（ NBW引脚）
◆
无中断切换（ HS）选择有或无期
打造出（ PBO ）可用;业绩符合
SONET （ GR - 253 ） / SDH （ G.813 ）在MTIE和TDEV
参考时钟重选
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
例如I / O时钟频率组合
使用M2050映射器PLL
输入基地
率（兆赫）
1
625.0000
625.0000
644.5313
映射比率
Mfec / RFEC
（引脚可选）
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
VCSO *和基地
产出率
（兆赫）
2
644.5313
669.6429
690.5692
33 / 32
15 / 14
15 / 14
表1 ：实施例的I / O时钟频率的组合
注1 ：输入参考时钟可以是基准利率的“ MFIN ”划分。
注2 ：输出速度可以基本利率由“P”划分。
*指定在订购时VCSO中心频率。
S
IMPLIFIED
B
LOCK
D
IAGRAM
环
滤波器
M2050, 51, 52
NBW
大声笑
MUX
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_SEL
FEC_SEL1 ： 0
FIN_SEL1 ： 0
P_SEL2 ： 0
2
相
探测器
0
1
RFEC
DIV
VCSO
Mfec股利
Mfec和RFEC
分频器
LUT
MFIN分频器
(1, 4, 5, 25)
P分频器
MFIN分频器
LUT
P分频器
LUT
（1， 4，5， 25或三态）
三态
FOUT0
nFOUT0
FOUT1
nFOUT1
2
3
图2 ：简化框图
M2050 / 51/52数据表版本1.0
M2050 / 51/52 SAW PLL的10GbE 64B / 66B FEC
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修订后的23Jun2005
通讯模块
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M2050/51/52
SAW PLL
为
10G
B
E 64
B
/66
B
FEC
初步信息
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
13
15
16
17
18
25
20
21
22
23
24
27
28
29
30
31
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
FOUT1
nFOUT1
FOUT0
nFOUT0
P_SEL1
P_SEL0
P_SEL2
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
FIN_SEL1
FIN_SEL0
FEC_SEL0
FEC_SEL1
大声笑
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
产量
产量
输入
输入
输入
输入
输入
输入
无内部终结者
无内部终结者
电源接地连接。
外部环路滤波器的连接。
参见图5 ，外部环路滤波器，对皮克。 8 。
电源连接，连接到+
3.3
V.
时钟输出对1差分LVPECL 。
时钟输出对0差分LVPECL 。
，P分频器选择。 LVCMOS / LVTTL 。参见表7 ，
内部下拉电阻
1
后PLL查找表（ LUT ） ，上页。 4 。
P分频器
偏置到Vcc / 2的
2
内部下拉电阻
1
内部下拉电阻
1
偏置到Vcc / 2的
2
内部下拉电阻
1
参考时钟输入对1差分LVPECL或LVDS 。
在反相端电阻偏置支持TTL或LVCMOS 。
参考时钟输入选择。 LVCMOS / LVTTL ：
逻辑
1
SELECTS
DIF_REF1 ， nDIF_REF1 。
逻辑
0
SELECTS
DIF_REF0 ， nDIF_REF0
.
参考时钟输入对0的差分LVPECL或LVDS 。
在反相端电阻偏置支持TTL或LVCMOS 。
I
NPUT时钟频率选择。 LVCMOS / LVTTL 。看
内部下拉电阻
1
表
3
MFIN除法查找表（ LUT ）的PG 。 3 。
Mfec和RFEC分频值选择。 LVCMOS / LVTTL 。
内部下拉电阻
1
请参阅表
4
,
5
和
6
上页。 3 。
产量
32
34, 35, 36
NBW
DNC
输入
内部上拉电阻
1
不要连接。
失锁指示灯输出。断言当内部PLL是
不跟踪频率和相位与输入的参考。
3
逻辑
1
表示失锁。
逻辑
0
表示锁定状态。
窄带启用。 LVCMOS / LVTTL ：
逻辑
1
- 窄的环路带宽
, R
IN
= 2100k.
逻辑
0
- 宽带宽
, R
IN
= 100k.
表2 ：引脚说明
注1 ：对于内部上拉和下拉电阻的典型值，见
DC特性
上页。 10 。
注2 ：偏toVcc / 2，用50kΩ的到Vcc和50kΩ的接地。看
差分输入偏置到VCC / 2
在第直流特性。 10 。
注3 ：见
LVCMOS输出
在第直流特性。 10 。
M2050 / 51/52数据表版本1.0
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M2050/51/52
SAW PLL
为
10G
B
E 64
B
/66
B
FEC
初步信息
D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
环
R
POST
C
POST
C
POST
R
环
C
环
OP_OUT
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M2050, 51, 52
NBW
大声笑
MUX
相
探测器
RFEC
DIV
OP_IN
nOP_IN
无缝切换选项
第一阶段扩建方案
R
IN
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_SEL
0
R
IN
1
环路滤波器
扩音器
MFIN分频器
(1, 4, 5, 25)
相
锁定
环
（PLL）的
SAW延迟线
相
移
VCSO
Mfec股利
FEC_SEL1 ： 0
Mfec / RFEC分频器
LUT
P分频器
(1, 4, 5, 25,
或三态）
FOUT0
nFOUT0
FOUT1
nFOUT1
FIN_SEL1 ： 0
MFIN分频器
LUT
P分频器
LUT
P_SEL2 ： 0
图3 ：详细的框图。
D
IVIDER
S
选举
T
ABLES
MFIN除法查找表（ LUT ）
该
FIN_SEL1 ： 0
引脚选择反馈分频器值
（ “ MFIN ”）。由于VCSO的频率是固定的，这使得
输入参考选择。所述查找表返程
器件型号。
M2050 / 51/ 52： MFIN值LUT
MFIN采样输入参考频率。 （ MHz）的选项
FIN_SEL1 ： 0
价值
为
M2050
1
,
M2051
＆放大器;
M2052
2
Mfec和RFEC分频器的查找表（LUT ）
该
FEC_SEL
引脚选择Mfec / RFEC分频比。
在查找表（返程）器件。该Mfec
和RFEC值也建立相器
频率。较低的相位检测频率提高
抖动容限，降低了环路带宽。
M2050 ：地图LUT
（万兆局域网， 238分之255 FEC ，或237分之255 FEC ）
FEC_SEL1 ： 0
M
FEC
R
FEC
1 0
描述
Fvcso =
输入基地
基输出
率（兆赫）
率（兆赫）
0
0
1
1
0
1
0
1
25
5
4
1
25.00
125.00
156.25
625.00
表3： M2050 / 51/ 52： MFIN值的LUT
为
M2050与Fvcso = 644.5313
（万兆以太网到10GbE LAN速率） ：
0
0
1
1
0
1
0
1
33 32
33 33
15 14
15 15
10GbE
to
万兆局域网
万兆局域网中继器
625.0000
644.5313
625.0000
669.6429
644.5313
644.5313
669.6429
669.6429
为
M2050与Fvcso = 669.6429
（万兆以太网到10GbE
255/238
FEC率） ：
10GbE
to
10GbE
255/238
FEC
10GbE
255/238
FEC中继器
注1 ：对于M2050与Fvcso = 669.6429
注2 ：对于M2051和M2052与Fvcso = 625.0000 。
为
M2050与Fvcso = 690.5692
（万兆以太网LAN到10GbE LAN
255/238
FEC ） ：
万兆局域网
to
万兆局域网
1 0 15 14
255/238
FEC
644.5313 690.5692
1
1
15 15
万兆局域网
255/238
FEC中继器
690.5692
690.5692
为
M2050与Fvcso = 693.4830
（万兆以太网LAN到10GbE LAN
255/237
FEC ） ：
万兆局域网
to
万兆局域网
0 0 85 79
255/237
FEC
644.5313 693.4830
0
1
85 85
万兆局域网
255/237
FEC中继器
693.4830
693.4830
表4 ： M2050 ：地图LUT （万兆局域网， 238分之255 FEC ，或二百三十七分之二百五十五FEC ）
M2050 / 51/52数据表版本1.0
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M2051 ：德地图的LUT
（万兆以太网LAN或238分之255 FEC到10GbE ）
M2050/51/52
SAW PLL
为
10G
B
E 64
B
/66
B
FEC
初步信息
P分频器查找表（ LUT ）
该
P_SEL2 ： 0
引脚选择P分频值，即设置
输出时钟的频率。的值A P分
1
将提供一个
625.00MHz
输出时使用
625.00MHz
VCSO的，例如。的P值分
4
,
5
或
25
是
也可加一个三态模式。输出可
被置于有效状态的组合中列出的
表7 （的输出不能每个被放置到任何的
独立地五个可用状态）。
P值
P_SEL2 ： 0
使用此选项，以从解映射
或
“万兆以太网LAN”
or
“万兆二百三十八分之二百五十五FEC ”编码为“万兆以太网” 。也可以使用
此选项可以工作在万兆以太网中继器模式。
解映射器的FEC锁相环比（表5 ），使
该
M2051-11-625.0000
接受“基地”输入
参考频率：
625.00
兆赫
(“10GbE”),
644.5313
兆赫
(“10GbE
LAN“） ，
和
669.6429
兆赫
(“10GbE
255/238
前向纠错“）。
FEC_SEL1 ： 0
M
FEC
R
FEC
1 0
描述
Fvcso =
输入基地
基输出
率（兆赫）
率（兆赫）
为
FOUT0
为
FOUT1
25
1
25
4
1
1
4
1
5
5
4
4
5
4
三态三态
输出频率（ MHz）的
FOUT0
FOUT1
M2050-625.0000
为
M2051与Fvcso =
625.00
0
0
1
1
0
1
0
1
32
32
28
14
33
32
30
15
万兆局域网
to
10GbE
万兆以太网的抖动衰减器
10GbE
255/238
FEC到10GbE
10GbE
255/238
FEC到10GbE
644.5313
625.0000
669.6429
669.6429
625.0000
625.0000
625.0000
625.0000
表5 ： M2051 ：德地图LUT （万兆以太网LAN或二百三十八分之二百五十五FEC到10GbE ）
前三个设置Mfec分频值允许
用于所有的一组无源滤波器元件
这三种模式。
第四设定图“万兆238分之255 FEC ”使用
最低Mfec可能值。使用该设置
产生最大的环路带宽。
此选项去从地图
两
“万兆以太网LAN二百三十七分之二百五十五
FEC九
和
“万兆以太网LAN 238分之255 FEC ”到“万兆以太网LAN” 。
也可以使用此选项在万兆局域网中继器来操作
模式。
解映射器的FEC锁相环率（表6 ），使
该
M2052-11-625.0000
接受“基地”输入
参考频率：
644.5313
兆赫
(“10GbE
LAN“） ，
690.5692
兆赫
(“10GbE
局域网
255/238
FEC “ ） ，
和
693.4830
兆赫
(“10GbE
局域网
255/237
前向纠错“）。
FEC_SEL1 ： 0
M
FEC
R
FEC
1 0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
25.00
25.00
625.00
156.25
125.00
156.25
125.00
不适用
625.00
156.25
625.00
625.00
125.00
156.25
156.25
不适用
表7 ：P分频器查找表（ LUT ）
一般准则Mfec和RFEC分频器选择
当
大声笑
被用于系统健康监测，
相位检测器的频率应当
5MHz
or
更大的。低相位检测器频率进行
大声笑
M2052 ：德地图的LUT
（ 237分之255或二百三十八分之二百五十五FEC到10GbE LAN ）
过于敏感，较高的鉴相器频率
使
大声笑
较不敏感。该
大声笑
销不应使用
在循环定时模式。
F
UNCTIONAL
D
ESCRIPTION
在M2050 / 51/ 52是基于一个PLL（锁相环）
时钟发生器，用于产生输出时钟同步
认列之为两种可选输入参考时钟之一。
内部高"Q" SAW延迟线提供低抖动
信号的性能并确定输出
在VCSO频率（压控SAW
振荡器） 。在一个给定的M2050 / 51/52器件中， VCSO的
中心频率是固定的。一个共同的中心频率
is
625.00MHz,
对于万兆以太网64b / 66b光网络
应用程序。的VCSO的中心频率被限制在规定的
订购时（见第“订购信息” 。 12） 。
的VCSO具有有保证的调谐范围
±120
PPM
（商业级温度级） 。
引脚可选分频器中的PLL使用，
对于输出时钟。这使得设备的剪裁
的功能和性能。 FEC的反馈和
参考分频器（以下简称“ Mfec除法”和“ RFEC
分频器“ ）提供必要的乘法比率
容纳时钟转换为向前和
反前向纠错。该Mfec和RFEC
描述
Fvcso =
输入基地
基输出
率（兆赫）
率（兆赫）
为
M2052
与Fvcso =
625.00
0
0
1
1
0
1
0
1
79
79
84
84
85
79
90
84
万兆局域网
255/237
FEC到
万兆局域网
万兆局域网的抖动衰减器
万兆局域网
255/238
FEC到
万兆局域网
万兆局域网的抖动衰减器
693.4830
644.5313
690.5692
644.5313
625.0000
625.0000
625.0000
625.0000
表6 ： M2052 ：德地图LUT （ 237分之255或238分之255 FEC到10GbE LAN ）
此选项适用于多速率解映射应用程序
需要一组PLL无源滤波器值来
工作在
两
“万兆以太网LAN二百三十七分之二百五十五FEC ”和
“万兆以太网LAN 238分之255 FEC ” 。该Mfec分频值是
保持几乎恒定保持类似的环路带宽
使用一组外部滤波元件值。
M2050 / 51/52数据表版本1.0
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集成
电路
系统公司
分频器也控制鉴相器频率。该
反馈分频器（标有“ MFIN分频器” ）提供
以适应不同的需要更广泛的分工方案
参考时钟的频率。
例如，该
M2051-11-625.0000
（见“订购
信息“
上页。 12
)
有
625.00
兆赫VCSO
频率：
M2050/51/52
SAW PLL
为
10G
B
E 64
B
/66
B
FEC
初步信息
单端输入的配置提供了便利
通过偏置
nDIF_REF0
和
nDEF_REF1
到Vcc / 2，用50kΩ的
到Vcc和50kΩ的接地。输入时钟的结构，
以及如何使用它与任一LVCMOS / LVTTL输入或
一个直流耦合LVPECL时钟，示于图4 。
解映射器的FEC的PLL比率（在表
5
和
6
)
启用
M2051-11-625.0000
接受“基地”输入
参考频率：
625.00
兆赫
(“10GbE
”
)
,
644.5313
兆赫
(“10GbE
局域网
”
)
和
669.6429
兆赫
（ “万兆二百三十八分之二百五十五
FEC
”
).
该MFIN反馈分频器使实际输入
参考时钟作为基极输入频率
除以
1
,
4
,
5
或
25
。因此，对于基极输入
频率
625.00
兆赫，实际的输入参考
时钟频率可以是：
625.00
,
156.25
,
125.00
和
25.00
兆赫。 （请参见第见表3 。 3 ）
LVCMOS /
LVTTL
50k
X
VCC
50k
MUX
0
VCC
127
50k
1
LVPECL
82
VCC
127
50k
VCC
50k
82
50k
REF_SEL
关键器件型号和查找表选项
设备
变种
M2050
M2051
M2052
查表选
MFIN查找表：
Mfec查找表是：
表4
（ LUT映射器）
表3
表5
（解映射器LUT）的
表6
（解映射器LUT）的
表8 ：关键设备型号和查找表选项
图4 ：输入参考时钟
差分输入
在M2050 / 51/ 52包括锁定的损失（
大声笑
)
指示器，它提供状态信息到系统
管理软件。窄带宽（
NBW
)
控制销被设置成的新机制
调整PLL环路带宽，而不会影响
鉴相器频率。
选项可用于无中断切换（ HS ）或
无相位构建（ PBO ） 。性能符合
用时参考SONET / SDH MTIE和TDEV
钟重选。
津贴为单端输入提供了便利
由唯一的输入电阻的偏置方案，它是
接下来描述和图4中所示。
输入参考时钟
两个参考时钟输入和选择MUX是
提供的。无论是参考时钟输入可以接受
差分时钟信号（例如LVPECL或LVDS ）或
一个单端时钟输入（ LVCMOS或LVTTL上
非反相输入端） 。
对未选择的单端参考时钟
参考输入可引起增加的输出
时钟抖动。出于这个原因，差分基准
输入者优先;从微分干涉
输入上的非选择的输入是最小的。
差分LVPECL输入连接到两个
基准输入引脚通常的方式。外部
在图4所示的负载端接电阻器（在
127
和
82
电阻器），非常适合于交流和直流
耦合LVPECL参考时钟线。这些提供
该
50
负载终端和VTT的偏置电压。
单端输入
单端输入（ LVCMOS或LVTTL ）是
连接到非反相输入端的参考引脚
(
DIF_REF0
or
DIF_REF1
） 。反相参考输入引脚
(
nDIF_REF0
or
nDIF_REF1
）必须悬空。
在单端工作，未使用时，反相
输入引脚（ nDIF_REF0或
nDEF_REF1)
悬空（不
连接） ，输入将自偏置在VCC / 2 。
PLL操作
在M2050 / 51/52是一个完整的时钟PLL 。它使用了
相位检测器和可配置的分频器
与所选择的VCSO的输出进行同步
参考时钟。
该PLL可以正常工作，这意味着它将会锁相
的VCSO的输出与输入的参考时钟，当
内部相位检测器输入端都能够在运行
相同的频率。这意味着在PLL分频器必须
设置适当和合适的参考频率
必须选择期望的输出频率。
当PLL没有建立适当的VCSO是
M2050 / 51/52数据表版本1.0
集成电路系统公司
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5 12
通讯模块
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修订后的23Jun2005
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