集成
电路
系统公司
产品数据表
M2006-02A
VCSO B
ASED
FEC
LOCK
PLL
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
FIN_SEL1
GND
NC
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
FIN_SEL0
FEC_SEL0
FEC_SEL1
FEC_SEL2
FEC_SEL3
VCC
DNC
DNC
DNC
27
26
25
24
23
22
21
20
19
G
ENERAL
D
ESCRIPTION
该M2006-02A是VCSO （压控SAW
振荡器）的时钟发生器
PLL设计的时钟频率
翻译和抖动衰减。
该器件支持着
和逆FEC （前向纠错
更正）时钟乘法
比。乘法比率
针选择从预编程的查找表。
F
EATURES
◆
降低固有输出抖动
和
改进的电源
电源噪声抑制
相比
M2006-02
◆
0.25 ps的低相位抖动均方根典型
（ 12kHz至20MHz或50kHz至80MHz的）
◆
引脚可选的PLL分频比支持前进和
逆FEC比翻译，包括：
二百三十八分之二百五十五（ OTU1 ）测绘和二百五十五分之二百三十八德地图
237分之255 （ OTU2 ）测绘和255分之237德地图
二百三十六分之二百五十五（ OTU3 ）测绘和二百五十五分之二百三十六德地图
28
29
30
31
32
33
34
35
36
M2006-02
A
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
P0_SEL
P1_SEL
nFOUT0
FOUT0
GND
nFOUT1
FOUT1
VCC
GND
图1 ：引脚分配
◆
输入参考和VCSO频率高达700MHz ，
支持环路定时模式
（指定在订购时VCSO频率）
◆
支持反FEC和积极之间切换
非FEC时钟比率（相同VCSO中心频率）
◆
非常适用于复杂的比例FEC比翻译和
与不稳定参考使用
（即，类似
M2006-12A
- 和引脚兼容的 - 但没有
无中断切换和相位构建功能）
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
例如I / O时钟组合
使用M2006-02A - 622.0800
PLL比率
1/1
237/255
（逆FEC ）
输入时钟频率（MHz ）
622.08, 155.52,
77.76或19.44
669.3266, 167.3316,
83.6658 ，或20.9165
输出时钟频率（MHz ）
622.08
or
155.52
表1 ：例I / O时钟组合使用M2006-02A - 622.0800
使用M2006-02A - 669.3266
PLL比率
237/255
（ FEC速率）
1/1
输入时钟频率（MHz ）
622.08, 155.52,
77.76或19.44
669.3266, 167.3316,
83.6658 ，或20.9165
输出时钟频率（MHz ）
669.3266
or
167.3316
表2 ：实例I / O时钟组合使用M2006-02A - 669.3266
S
IMPLIFIED
B
LOCK
D
IAGRAM
环
滤波器
M2006-02
A
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_SEL
4
2
0
RFEC股利
1
Mfec股利
MFIN股利
（1， 4 ，8或32）
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
VCSO
P0股利
（1或4）
FOUT0
nFOUT0
FEC_SEL3 ： 0
FIN_SEL1 ： 0
Mfec / RFEC
分频器LUT
MFIN分频器
LUT
P0_SEL
P1股利
（1或4）
FOUT1
nFOUT1
P1_SEL
图2 ：简化框图
M2006-02A数据手册1.0版
基于M2006-02A VCSO FEC时钟PLL
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FEC
LOCK
PLL
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D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
环
R
POST
C
POST
C
POST
R
环
C
环
OP_OUT
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M2006-02
A
MUX
OP_IN
相
探测器
nOP_IN
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_SEL
R
IN
0
RFEC
分频器
R
IN
环路滤波器
扩音器
1
相
锁定
环
（PLL）的
SAW延迟线
相
移
VCSO
Mfec分频器
MFIN分频器
P0分
FOUT0
nFOUT0
FEC_SEL3 ： 0
4
Mfec / RFEC
分频器LUT
MFIN分频器
LUT
P = 1（ P0_SEL = 0）
或4（ P0_SEL = 1）
FIN_SEL1 ： 0
2
P1分
P = 1（ P1_SEL = 0）
或4（ P1_SEL = 1）
FOUT1
nFOUT1
P0_SEL
P1_SEL
图3 ：详细的框图。
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12, 13
15, 16
17
18
20
21
22
23
24
25
27
28
29
30
31
32
34, 35, 36
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
FOUT1 ， nFOUT1
FOUT0 ， nFOUT0
P1_SEL
P0_SEL
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
NC
FIN_SEL1
FIN_SEL0
FEC_SEL0
FEC_SEL1
FEC_SEL2
FEC_SEL3
DNC
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
产量
输入
输入
输入
输入
无内部终结者
内部下拉电阻
1
内部上拉电阻
1
内部下拉电阻
内部下拉电阻
内部上拉电阻
1
内部下拉电阻
1
内部下拉电阻
1
内部上拉电阻
1
不要连接。
1
1
电源接地连接。
外部环路滤波器的连接。参见图4 。
电源连接，连接到+
3.3
V.
时钟输出对。差分LVPECL 。
P分频控制。 LVCMOS / LVTTL 。
（为
P0_SEL ， P1_SEL
见
表6
上页。 3 。
参考时钟输入对1 。
差分LVPECL或LVDS 。
参考时钟输入选择。 LVCMOS / LVTTL ：
逻辑
1
SELECTS
DIF_REF1 ， nDIF_REF1 。
逻辑
0
SELECTS
DIF_REF0 ， nDIF_REF0
.
参考时钟输入对0 。
差分LVPECL或LVDS 。
无内部连接。
I
NPUT时钟频率选择。 LVCMOS / LVTTL 。
（为
FIN_SEL1 ： 0
见
表4
上页。 3 。
FEC PLL分频比的选择。 LVCMOS / LVTTL 。
（为
FEC_SEL3 ： 0
见
表5
上页。 3. ）
内部节点。连接到这些引脚可
造成不稳定的设备操作。
表3 ：引脚说明
输入
输入
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ASED
FEC
LOCK
PLL
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后分频器的PLL
该M2006-02A还配备了两个后分频器的PLL ，
一个用于每个输出对。在“P1”除法是
FOUT1
和
nFOUT1
;在“ P0 ”除法是
FOUT0
和
nFOUT0
.
每个分割VCSO的频率，以产生一
两个输出频率（1/4或VCSO 1/1
频率）。该
P1_SEL
和
P0_SEL
每个引脚选择
值及其对应的分频器。
M2006-02A-622.0800
PLL
IVIDER
L
OOK
-U
P
T
ABLES
MFIN除法查找表（ LUT ）
该
FIN_SEL1 ： 0
引脚选择反馈分频器值
“ MFIN ” （频率输入） 。
FIN_SEL1 ： 0
MFIN价值
1*
4
8
32
M2006-02A-622.0800
1
1
0
0
1
0
1
0
样品编号。频率。 （兆赫）
622.08
155.52
77.76
19.44
P1_SEL ， P0_SEL
P值
4
1
表4 ： MFIN分频器查找表（ LUT ）
注* ：
不要与使用
FEC_SEL3 ：0 = 1100
或1101
或过量
鉴相器频率将导致。
注：实施例与M2006-02A - 622.0800和“非FEC的比率”
选择从表5可制成（ FEC_SEL2 = 1）。
1
0
样本输出
频率（MHz）
155.52
622.08
表6 ：P分频器选择，价值观和频率
FEC PLL比除法查找表（ LUT ）
该
FEC_SEL3 ： 0
引脚选择FEC反馈
参考分频器值Mfec和RFEC 。
FEC_SEL3 ： 0
Mfec RFEC
1
F
UNCTIONAL
D
ESCRIPTION
该M2006-02A是PLL （锁相环）的基础
时钟发生器，用于产生输出时钟同步
认列之为两种可选输入参考时钟之一。
内部高"Q" SAW滤波器提供低抖动信号
性能和控制的输出频率
VCSO （压控SAW振荡器） 。
配置FEC反馈和参考分频器（中
“ Mfec分频器”和“ RFEC分频器” ）提供的
要适应时钟倍频比率
翻译为前向和反向转发错误
校正。
此外，可配置的反馈分频器（标
“ MFIN分频器” ）提供了更广阔的分工方案
以适应不同的参考时钟所需
频率。
例如，该
M2006-02A-622.0800
（见“订购
信息“
上页。 8
)
有
622.08
兆赫VCSO
频率：
描述
逆FEC比率
逆FEC的比值，等效于
237/255
逆FEC的比值，等效于
238/255
逆FEC比率
非FEC率，补充
0001或1001
2
非FEC率，补充
0010或1010
2
非FEC率，补充
0011或1011
2
FEC比（ OTU3 ）
FEC的比例，相当于二百三十七分之二百五十五（ OTU2 ）
FEC的比例，相当于二百三十八分之二百五十五（ OTU1 ）
FEC比率
非FEC比率
3
不要使用这两种设置
同
FIN_SEL1 ：0 = 11
非FEC比率
3
0
0
0
0
0
0
0
0
0
0
1
1
0
1
0
1
236
79
14
239
236
79
14
239
255
85
15
255
1
2
4
8
255
85
15
255
79
14
239
236
79
14
239
1
2
4
8
0 1 0 0
0 1 0 1
0 1 1 0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
236
非FEC率，补充
0000或1000
2
逆FEC锁相环比率（在表5中的顶部）使
该
M2006-02A-622.0800
接受“基地”输入参考
频率：
663.7255
,
666.5143
,
669.3266
,
672.1627
和
622.08
兆赫。
该MFIN反馈分频器使实际输入
参考时钟是“基地”输入频率
除以
1
,
4
,
8
或
32
。因此，对于基极输入
频率
622.08
兆赫，实际的输入参考
时钟频率可以是：
622.08
,
155.52
,
77.76
和
19.44
兆赫。 （见第4表3 ）
表5 ： FEC PLL比除法查找表（ LUT ）
注1：相位检测器频率（FPD ，其计算公式为
FREF / RFEC ）应大于1.5兆赫，以防止对马刺
输出时钟。为了确保PLL时使用仍然锁定
恢复的时钟（例如，在循环定时模式）时，相
检测器的频率最好应该是大约20MHz时，或至少
大于50兆赫以下。
注2：这些表的选择使用相同或相似的Mfec分频器
值作为补充选项指出。这允许
使用相同的环路滤波器元件值和收益率
相同的PLL环路带宽和阻尼因子值
互补的选择。互补的选择可以是
有源切换在给定的应用。
注3 ：在非FEC的应用中，这些设置可用于
优化鉴相器频率或积极改变PLL
环路带宽。
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电路
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该PLL
PLL使用的相位检测器和可配置的
分频器与同步VCSO的输出
选择的参考时钟。
在“ MFIN分隔”和“ Mfec分频器”分裂VCSO
频率，结果送入相位检波器。
选定的输入参考时钟是由分
“ RFEC除法” 。该结果被送入的另一输入
相位检测器。
相位检测器的两个输入进行比较。然后，它
输出脉冲，以根据需要增加或环路滤波器
降低VCSO频率，从而匹配和
锁定分频器输出的频率和相位的那些
输入参考时钟。
由于VCSO的狭窄调谐范围
（ + 200ppm的） ，适当选择所有的下面
被要求用于PLL的能够锁定： VCSO的中心
频率，输入频率和分频器的选择。
维护PLL锁定：
M2006-02A
VCSO B
ASED
FEC
LOCK
PLL
产品数据表
关系在频率和分频器
该VCSO中心频率必须在时间指定
的顺序。在VCSO之间（ Fvcso ）的关系
频率， MFIN分频器，该分频器Mfec中， RFEC
除法器，并将输入参考频率（翅片）为：
Mfec
-
Fvcso
=
鳍
×
MFIN
×
-------------
RFEC
作为一个例子，对于
M2006-02A-622.0800
中，非FEC
并在表5中逆FEC锁相环比率能够与使用
这些相应的输入参考频率：
VCSO时钟
频率（MHz）
622.08
M2006-02A-622.0800
÷
FEC比率
1
/ 1
238 / 255
237 / 255
236 / 255
=
频率（MHz）
1
622.0800
666.5143
669.3266
672.1627
基本输入参考。
M2006-02A-622.0800
表7 ：例FEC PLL口粮和输入参考频率
注1 ：输入参考时钟（ “ FIN” ），可以是基频
示除以“ MFIN ”（如表4所示，在第3页） 。
该VCSO窄调谐范围要求
输入参考频率必须保持适当的
当前查找表的选择。例如，当
“逆FEC的比率”和“非FEC之间的切换
比“查找表的选择（见表5第3页），则
输入参考频率必须相应地改变
订购的PLL锁定。
失锁的状态，由于不恰当的
配置将典型地导致在VCSO的
在它的下或上频轨道运行，
这大约是200ppm的上方或下方
标称VCSO的中心频率。
输出
该M2006-02A共提供两个差分
LVPECL输出对：
FOUT1
和
FOUT0.
因为每个
输出对有其自己的P分频，该
FOUT1
对和
FOUT0
可以输出两个不同频率的
同一时间。例如，
FOUT1
可以输出
155.52
兆赫
而
FOUT0
输出
622.08
兆赫。
任何未使用的输出应该悬空
（浮）在系统中的应用。这将
最小化输出开关电流，因此
尽量减少VCSO的噪声调制。
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电路
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外部环路滤波器
以提供稳定的PLL的操作，并由此一个低抖动
输出时钟时， M2006-02A需要使用一个
外部环路滤波器。这是通过提供设置
过滤器引脚（见图4） 。
由于差分信号路径的设计，该
实施需要两个相同的互补性
RC滤波器，如下图所示。
R
环
C
环
R
POST
M2006-02A
VCSO B
ASED
FEC
LOCK
PLL
产品数据表
PLL带宽是受环路滤波器元件
值， “ Mfec ”和“ MFIN ”值，而“ PLL环路
对皮克的交流特性列举常量“ 。 7 。
各种“非FEC的比率”的设置可以用于
主动地改变在一个给定的PLL环路带宽
应用程序。请参阅“ FEC PLL比除法查找起来
表上的PG （ LUT ） “ 。 3 。
请参见示例外部环路滤波器元件值表。
PLL仿真工具可用
C
POST
C
POST
R
环
OP_IN
4
9
C
环
OP_OUT
8
5
R
POST
nOP_OUT
雷士
6
7
nOP_IN
VC
免费的PC软件应用程序可在ICS网站
（ www.icst.com ） 。在M2000时序模块的PLL
模拟器是一个可下载的应用程序，模拟
PLL抖动和漂移转移特性。这
使用户能够设定适当的外部环
在一个给定的应用程序组件的值。
去的SAW PLL仿真软件的网页
www.icst.com/products/calculators/m2000filterSWdesc.htm
图4 ：外部环路滤波器
例如外部环路滤波器元件值
1
VCSO参数：K
VCO
=在800kHz / V ，R
IN
= 50kΩ的， VCSO带宽= 700kHz的。
设备CON组fi guration
例如外部环路滤波器元件值
F
VCSO
（兆赫）
FIN_SEL1 ： 0 FEC_ SEL3 ： 0
R回路
空调回路
后
后
引脚
引脚
标称性能使用这些值
（兆赫）
F
REF
PLL环路
带宽
1k
Hz
通带阻尼
峰值因数
（ dB）的
6.0
0.05
19.44
77.76
155.52
622.08
167.3317
669.3266
155.52
622.08
622.08
0 0
0 1
1 0
1 1
1 0
1 1
1100
1110
1111
0110
0001
1001
11.5
k
2.2
F
34
k
470
pF
5.11
k
113.0
k
28.0
k
121.0
k
30.1
k
4.7
F
0.22
F
1.0
F
0.22
F
1.0
F
6.0
6.0
6.3
6.0
6.5
0.06
0.06
0.05
0.05
0.05
669.3266
1 0
1 1
表8 ：例外部环路滤波器元件值
注1 ：K
VCO
， VCSO带宽，男分频器值和外部环路滤波器元件值确定环路带宽，阻尼因子和
通带峰值。对于PLL模拟软件，去www.icst.com 。
A
BSOLUTE
M
AXIMUM
R
ATINGS1
符号参数
等级
单位
V
I
V
O
V
CC
T
S
输入
输出
电源电压
储存温度
-
0.5
到V
CC
+
0.5
-
0.5
到V
CC
+
0.5
4.6
V
V
V
o
C
-
45
到+
100
表9 ：绝对最大额定值
注1 ：超出上述绝对最大额定值强调可能会造成永久性损伤
装置。这些评价只强调规范。产品在这些条件下的功能操作
或者超出任何条件操作推荐条件，直流特性，或上市
交流特性是不是暗示。暴露在绝对最大额定值条件下长时间
可能会影响产品的可靠性。
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