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一个集成电路系统公司
M2004-01
初步规格
M2004-01
频率合成器
描述
该M2004-01集成了高性能的相
锁相环（ PLL），与一个压控SAW
振荡器（ VCSO的），以提供一个低抖动频率
译者采用9mm X 9毫米表面贴装封装。
内部高“ Q” SAW滤波器提供低抖动
信号的性能并确定最大
的VCSO的输出频率。可编程
输出分频器可以把VCSO频率
实现一个输出低至38.88MHz 。
特点
输出时钟频率高达700MHz
差分LVPECL输出
内置低抖动基于SAW的振荡器
固有抖动<1ps RMS （ 12kHz的 - 为20MHz ）
输入参考时钟的抖动衰减
双输入MUX
并行编程
可调谐环路滤波器响应
差分LVPECL输出
3.3V操作
小9毫米X 9毫米SMT封装
输入到频率转换器被设置
的两个输出参考1之间进行选择的
时钟。输出频率的整数倍
的输入参考频率。
输出的并行和串行控制和
反馈分频器是通过配置提供
逻辑。外部环路滤波器设置PLL带宽
它可以被优化，以提供抖动衰减
输入参考时钟。
该M2004-01可在SONET / SDH和
万兆以太网频率高达700MHz 。
应用
绝对最大额定值
输入，V
I
:
................................................. - 0.5 V
CC
+0.5V
输出，V
O
： ................................................. -0.5到V
CC
+0.5V
电源电压，V
DD
: ......................................................... 4.6 V
贮藏温度，T
申通快递
： ............................ -45 ° C至+ 100°C
超出上述绝对最大额定值的应力可能会导致
永久损坏设备。这些评级的压力规格
只。产物在这些条件下或在任何条件的功能操作
超越那些在上市
DC特性
or
AC特性
不
暗示。暴露在绝对最大额定值条件下围
消耗臭氧层物质可能会影响产品的可靠性。
SONET / SDH /万兆以太网系统
同步
分/插复用器，接入和边缘
开关
线卡时钟系统清洁剂/
翻译者
光模块时钟清洁/翻译
ISO 9001
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功能框图
M2004-01
初步规格
内部PLL将调整VCSO输出
频率为M倍所选择的输入
参考时钟频率。需要注意的是该产品
的M×输入频率必须使得它落在
在“锁定”范围VCSO的。 N个输出分频器
可被编程来划分VCSO的输出
频率由1 ，2，4 ，或8，并且提供50％的输出
占空比。
RLOOP CLOOP
RPOST
CPOST
CPOST
RLOOP CLOOP
RPOST
nOP_OUT雷士
VC
SAW延迟线
的VCSO的频率之间的关系，该
输入REF_CLK ，和对M分频器被定义为
如下所示：
F VCSO = F REF_CLK ×m个
当N个输出分频器在内，
为输出频率的完整关系是
德网络定义为：
FOUT = F VCSO = F REF_CLK ×m个
N
N
M值和M 0的所需的逻辑状态
过M5示于表5B中，可编程
VCSO频率函数表。 （即，对于一个输出
622.0800MHz的频率和输入频率
19.44MHz的M值将是32和N个
值将是1 。
类似地，对于311.04MHz的输出频率
和19.44 MHz的M值的输入频率
将32和N值是2 ）串行
操作发生时nP_LOAD为高，并
S_LOAD低。移位寄存器由加载
同的上升沿取样S-DATA的位
S_CLOCK 。移位寄存器中的内容是
加载到M个分频器和N分频器输出
当从低到高的S_LOAD过渡。该
M分频器和N分频的输出值被锁存
S_LOAD的高到低的跳变。如果S_LOAD
保持高电平，在S-DATA输入数据被传递
直接到M分频器和N分频器的输出上
S_CLOCK的每个上升沿。
外
环路滤波器
组件
M2004-01
OP_IN
nOP_IN OP_OUT
REF_CLK1
REF_CLK0
REF_SEL
相
MUX
探测器
凛
1
0
凛
环路滤波器
扩音器
M分频器
M = 3-1023
相
移
VCSO
S-DATA
S_CLK
S_LOAD
nP_LOAD
N分频器
N = 1,2,4,8
串行/并行
配置寄存器
FOUT
NFOUT
6
M5:0
2
N1:0
MR
该M2004-01同时支持并行和串行
操作模式进行编程对M分频器
和N输出分频器。图1示出的时序
图的每个模式。在并行模式下的
nP_LOAD输入最初为低电平。对输入数据
M0通过M5和N0和N1被直接传递到
并购分。论低到高的转变
该nP_LOAD输入时，数据被锁存， M个
分保持加载，直到下一个从高到低的跳变
在nP_LOAD或直至串行事件发生。作为
结果是， M和N位可被硬连线到设置
M分频器和N分频器输出到一个特定的默认
国家将在上电时自动出现。
图1
S-DATA
低低空
N1
N0空空空M5
M4
M3
M2
M1
M0
S_CLK
S_LOAD
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引脚说明
表2
引脚数
1, 2, 3
名字
M2004-01
初步规格
GND
OP_IN ， nOP_IN
nOP_OUT ， OP_OUT
雷士， VC
GND
VDD
N0, N1
FOUT ， nFOUT
MR
I / O
GND
CON组fi guration
描述
电源地
4, 9
5, 8
6, 7
10, 14, 26
11, 19, 33
12, 13
15, 16
17
模拟量I / O
模拟量I / O
输入
GND
动力
输入
产量
输入
拉 - 下
未终结
拉 - 下
VCSO
用于外部环路滤波器。参见图2 。
用于外部环路滤波器。参见图2
差分控制电压输入对
电源地
正电源引脚
确定输出分频值的定义
表3C 。 LVCMOS / LVTTL接口电平。
差分输出， 3.3V LVPECL级别。
逻辑高电平复位的参考频率和N
输出分频器。逻辑低电平使能输出。
LVCMOS / LVTTL接口电平。
18
S_CLOCK
输入
拉 - 下
时钟在串行数据出现在S-DATA输入
到移位上的上升沿寄存器
S_CLOCK 。
20
21
22
S-DATA
S_LOAD
nP_LOAD
输入
输入
输入
拉 - 下
拉 - 下
拉 - 下
移位寄存器的串行输入。数据采样的
上升S_CLOCK的边缘。
数据控件从移位寄存器转换成
分频器。 LVCMOS / LVTTL接口电平
并行加载输入。当数据决定
呈现在M5： M0被装入Mdivider ，并
当数据存在于N1： N0设置N个输出
分频值。 LVCMOS / LVTTL接口电平。
23
24
25
REF_ CLK 1
REF_ CLK 0
REF_SEL
输入
输入
输入
拉 - 下
拉 - 下
拉 - 下
输入参考时钟。 LVCMOS / LVTTL接口
的水平。
输入参考时钟。 LVCMOS / LVTTL接口
的水平。
不同的基准时钟之间进行选择
输入作为PLL的参考源。见表3D 。
LVCMOS / LVTTL接口电平。
27, 28, 29, 30, 31
M0，M1， M2，M3， M4的输入
拉 - 下
M分频器输入。数据被锁存低到高
nP_LOAD输入的过渡。 LVCMOS / LVTTL
接口电平。
32
34, 35, 36
M5
DNC
输入
拉 - 下
不要连接。内部测试引脚必须保持
浮动。
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4
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引脚特性
表4
符号
C
IN
参数
输入电容
测试条件
民
典型
M2004-01
初步规格
最大
4
单位
pF
R
上拉
R
下拉
输入上拉电阻
输入下拉电阻
51
51
k
k
并行&串行模式功能
表5A
MR
H
NP测试
X
M
X
输入
N
X
装载s时钟S数据
X
X
X
条件
复位时，强制输出低电平。
L
L
L
↑
数据
数据
数据
数据
X
L
X
X
X
X
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和遗体
加载到明年LOW过渡，或者直到一个串口事件
发生。
L
L
L
L
L
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
L
↑
↑
数据
数据
数据
X
数据
串行输入模式。移位寄存器装入数据
对S-DATA上S_CLOCK的每个上升沿
移位寄存器的内容被传递给M-
分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
L
L
X
↑
↓
L
H
注：L =低; H =高; X =无关;
↑
=上升沿转变;
↓
=下降沿
可编程VCSO频功能
表5B
VCSO频率
（兆赫）
325
M鸿沟
13
32
M5
0
0
0
0
0
0
0
16
M4
0
0
0
1
1
1
1
8
M3
1
1
1
0
1
1
1
4
M2
1
1
1
0
0
0
0
2
M1
0
1
1
0
0
0
1
1
M0
1
0
1
0
0
1
0
350
375
400
600
625
650
14
15
16
24
25
26
注1 ：这M个分频值，并由此产生的频率对应的25MHz的参考频率。
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