ESMT
修订历史
版本0.1 （ 1998年10月23日）
-original
版本0.2 （ 1998年12月4日）
- 增加200MHZ
版本1.0 （ 1999年12月10日）
-delete初步
-rename名
版本1.1 （ 2000年1月26日）
- 增加-5.5规格。
版本1.2 （ 2000年4月25日）
C1尺寸-correct打字错误
版本1.3 （ 2000年11月27日）
有效输出数据CAS延迟3 2EA -P5数
-P17 。 P19 。 P21读命令右移1CLK
-P15 。 P19 。 P20预充电命令左移1CLK
版本1.4 （ 2001年2月22日）
-P6修改TOH -6 （ 2ns的） & -7 （ 2ns的）
版本1.5 （ 2001年6月4日）
-P3 。 P4修改DC电流
版本1.6 （ 2001年9月7日）
-P5修改AC参数
版本1.7 （ 2002年3月20日）
-P28 C1 （ NOM） = 0.15毫米0.127毫米
-P28删除符号= ZD
版本1.8 （二零零三年十二月十六日）
- 修改站在场外= 0.051 0.203毫米
版本1.9 （ 2004年3月5日）
定时-correct打字错误（TRC ;激进党;的tRCD ）
- 增加TRRD时序图
2.0版（五月10 2005）
加入“无铅”订购信息
版本2.1 （ 2005年7月7日）
- 修改我
CC1
, I
CC2N
, I
CC3N
, I
CC4
, I
CC5
规格
-delete -5.5 ， -6 ， -8 ， -10 AC规格
版本2.2 （ 2005年10月6日）
- 增加60V FBGA
版本2.3 （ 2005年11月15日）
- 修改VFBGA 60Ball总高规格
版本2.4 （五月03 2007）
- 删除包装尺寸的BGA球名称
M12L16161A
晶豪科科技有限公司
出版日期
:
五月。 2005年
调整
:
2.4
1/30
ESMT
SDRAM
M12L16161A
512K X 16Bit的X 2Banks
同步DRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
双银行操作
MRS周期与解决关键程序
-
CAS延迟（ 2 & 3 ）
-
突发长度（1， 2，4， 8 &全页）
-
突发类型（顺序&交错）
所有的输入进行采样的正边沿
系统时钟
突发读取单位写操作
DQM用于屏蔽
自动&自我刷新
32ms的刷新周期（ 2K周期）
概述
该M12L16161A是16777216位同步高
数据速率动态随机存储器组织成2× 524,288字经
16位，制造高性能CMOS技术。
同步设计允许与精确的周期控制
使用系统时钟的I / O事务是可能的每一个
时钟周期。工作频率范围，可编程
突发长度和可编程延迟允许相同
装置可用于各种高带宽，高有用
高性能内存系统的应用程序。
订购信息
产品型号
M12L16161A-5TG
M12L16161A-7TG
M12L16161A-7BG
最大频率。
200MHz
143MHz
143MHz
包装评论
TSOP （II）的
TSOP （II）的
VFBGA
无铅
无铅
无铅
引脚配置（顶视图）
1
2
DQ15
3
4
5
6
DQ0
7
VDD
V
DD
DQ0
DQ1
V
SSQ
DQ2
DQ3
V
DDQ
DQ4
DQ5
V
SSQ
DQ6
DQ7
V
DDQ
LDQM
WE
CAS
RAS
CS
BA
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
V
SS
DQ15
DQ14
V
SSQ
DQ13
DQ12
V
DDQ
DQ11
DQ10
V
SSQ
DQ9
DQ8
V
DDQ
N.C / RFU
UDQM
CLK
CKE
N.C
A9
A8
A7
A6
A5
A4
V
SS
50PIN TSOP （II）的
（ 400mil X 825mil ）
（0.8毫米针距）
A
VSS
B
DQ14
VSSQ
VDDQ
DQ1
C
DQ13
VDDQ
VSSQ
DQ2
D
DQ12
DQ11
DQ4
DQ3
E
DQ10
VSSQ
VDDQ
DQ5
F
DQ9
VDDQ
VSSQ
DQ6
G
DQ8
NC
NC
DQ7
H
NC
NC
NC
NC
J
NC
UDQM
LDQM
WE
K
NC
CLK
RAS
CAS
L
CKE
NC
NC
CS
M
A11
A9
NC
NC
N
A8
A7
A0
A10
P
A6
A5
A2
A1
60球VFBGA
(6.4x10.1mm)
（ 0.65毫米焊球间距）
R
VSS
A4
A3
VDD
晶豪科科技有限公司
出版日期
:
五月。 2005年
调整
:
2.4
2/30
ESMT
功能框图
M12L16161A
I / O控制
BANK SELECT
数据输入寄存器
LWE
LDQM
行缓冲区
刷新计数器
行解码器
SENSE AMP
输出缓冲器
512K ×16
512K ×16
地址寄存器
LRAS
CLK
DQI
CLK
添加
LCBR
LRAS
上校缓冲区
列解码器
延迟&突发长度
LCKE
编程注册
LCBR
LWE
LCAS
LWCBR
LDQM
注册时间
CKE
L（ U） DQM
CS
RAS
CAS
WE
引脚功能说明
针
CLK
CS
CKE
A0 A10 / AP
BA
RAS
CAS
WE
名字
系统时钟
芯片选择
时钟使能
地址
银行选择地址
行地址选通
输入功能
活跃在正边沿采样所有输入。
禁用或启用的设备操作，除了用屏蔽或使所有输入
CLK ， CKE和L （ U） DQM 。
面罩系统时钟从下一个时钟周期冻结操作。
CKE应该启用的至少一个周期之前的新命令。
禁止输入缓冲器的电源关闭待机。
行/列地址被复用在相同的针。
行地址： RA0 RA10 ，列地址： CA0 CA7
选择bank中的行地址锁存器的时间被激活。
在列地址锁存器时选择的读/写的银行。
锁存器与RAS低CLK的正边沿行地址。
让行存取&预充电。
锁存的列地址，在CLK的与正向边沿
CAS低。
启用列的访问。
允许写操作和行预充电。
锁存数据从CAS开始，
WE
活跃的。
使得数据输出高阻，时钟和面具后输出tSHZ 。
块中的数据输入时， L（ U） DQM活跃。
列地址选通
写使能
数据输入/输出面膜
L（ U） DQM
晶豪科科技有限公司
出版日期
:
五月。 2005年
调整
:
2.4
3/30
ESMT
DQ0 15
VDD / VSS
VDDQ / VSSQ
N.C / RFU
数据输入/输出
电源/接地
数据输出电源/接地
无连接/
留作将来使用
M12L16161A
数据输入/输出复用在相同的针。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的
抗干扰能力。
该引脚建议留在设备上的连接。
绝对最大额定值
参数
任何引脚相对于V电压
SS
在V电压
DD
供应相对于V
SS
储存温度
功耗
短路电流
符号
V
IN
,V
OUT
V
DD
,V
DDQ
T
英镑
P
D
I
OS
价值
-1.0 ~ 4.6
-1.0 ~ 4.6
-55 ~ + 150
0.7
50
单位
V
V
°
C
W
MA
注意：
如果绝对最大额定值超出可能会造成永久性损坏设备。
功能操作应仅限于推荐工作条件。
暴露于超过推荐的电压较高的时间过长可能会影响器件的可靠性。
直流工作条件
推荐工作条件（电压参考V
SS
= 0V ，T
A
= 0至70
°C
)
参数
电源电压
输入逻辑高电压
输入逻辑低电压
输出逻辑高电平
输出逻辑低电压
输入漏电流
输出漏电流
符号
V
DD
,V
DDQ
V
IH
V
IL
V
OH
V
OL
I
IL
I
OL
民
3.0
2.0
-0.3
2.4
-
-5
-5
典型值
3.3
3.0
0
-
-
-
-
最大
3.6
V
DD
+0.3
0.8
-
0.4
5
5
单位
V
V
V
V
V
uA
uA
记
1
2
I
OH
=-2mA
I
OL
= 2毫安
3
4
注意：
1.V
IH
（ MAX）= 4.6V AC脉冲宽度
≤
10ns的接受。
2.V
IL
（分钟） = -1.5V交流脉冲宽度
≤
10ns的接受。
3.Any输入0V
≤
V
IN
≤
V
DD
+ 0.3V ，所有其他引脚都没有被测= 0V 。
4.Dout被禁用， 0V
≤
V
OUT
≤
VDD 。
电容
(V
DD
= 3.3V ，T
A
= 25
°C
， F = 1MHz的）
针
时钟
RAS ， CAS ，
WE
， CS ， CKE ， LDQM ，
UDQM
地址
DQ0 DQ15
符号
C
CLK
C
IN
C
添加
C
OUT
民
2.5
2.5
2.5
4.0
最大
4.0
5.0
5.0
6.5
单位
pF
pF
pF
pF
晶豪科科技有限公司
出版日期
:
五月。 2005年
调整
:
2.4
4/30
ESMT
DC特性
M12L16161A
（推荐的工作条件，除非另有说明，T
A
= 0至70
°C
V
IH
（分钟） / V
IL
(max)=2.0V/0.8V)
参数
工作电流
（一银行活动）
预充电待机
目前在掉电
模式
预充电待机
目前在非
掉电模式
符号
测试条件
CAS
潜伏期
VERSION
-5
130
2
2
25
mA
-7
100
单位注
mA
mA
1
I
CC1
I
CC2P
I
CC2PS
I
CC2N
突发长度= 1
t
RC
≥
t
RC
（分钟） ，T
CC
≥
t
CC
（分钟） ，我
OL
= 0毫安
CKE
≤
V
IL
（最大值），叔
CC
=15ns
CKE
≤
V
IL
（最大）时，CLK
≤
V
IL
（最大值），叔
CC
=
∞
CKE
≥
V
IH
（分钟） ， CS
≥
V
IH
（分钟） ，T
CC
=15ns
输入信号时为30ns一次改变
CKE
≥
V
IH
（分钟） ， CLK
≤
V
IL
（最大值），叔
CC
=
∞
输入信号是稳定的
CKE
≤
V
IL
（最大值），叔
CC
=15ns
CKE
≤
V
IL
（最大）时，CLK
≤
V
IL
（最大值），叔
CC
=
∞
CKE
≥
V
IH
（分钟） ， CS
≥
V
IH
（分钟） ，T
CC
=15ns
输入信号时为30ns一次改变
CKE
≥
V
IH
（分钟） ， CLK
≤
V
IL
（最大值），叔
CC
=
∞
输入信号是稳定的
I
OL
= 0毫安，页突发
全波段激活，T
CCD
= t
CCD
（分钟）
t
RC
≥
t
RC
（分钟）
CKE
≤
0.2V
3
2
I
CC2NS
主动待机电流
在掉电模式
主动待机电流
在非掉电
模式
（一银行活动）
工作电流
（突发模式）
刷新当前
自刷新电流
I
CC3P
I
CC3PS
I
CC3N
I
CC3NS
I
CC4
10
10
10
25
10
150
150
150
1
120
120
120
mA
mA
mA
mA
mA
1
I
CC5
I
CC6
mA
mA
2
注意：
1.Measured具有输出开路。地址吨过程中改变只有一次
CC
（最小值） 。
2.Refresh周期为32ms 。地址吨过程中改变只有一次
CC
（最小值） 。
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:
2.4
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SDRAM
M12L16161A
512K X 16Bit的X 2Banks
同步DRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
双银行操作
MRS周期与解决关键程序
-
CAS延迟（ 2 & 3 ）
-
突发长度（1， 2，4， 8 &全页）
-
突发类型（顺序&交错）
所有的输入进行采样的正边沿
系统时钟
突发读取单位写操作
DQM用于屏蔽
自动&自我刷新
32ms的刷新周期（ 2K周期）
概述
该M12L16161A是16777216位同步高
数据速率动态随机存储器组织成2× 524,288字经
16位，制造高性能CMOS技术。
同步设计允许与精确的周期控制
使用系统时钟的I / O事务是可能的每一个
时钟周期。工作频率范围，可编程
突发长度和可编程延迟允许相同
装置可用于各种高带宽，高有用
高性能内存系统的应用程序。
订购信息
产品型号
M12L16161A-5TG
M12L16161A-7TG
M12L16161A-7BG
最大频率。
200MHz
143MHz
143MHz
包装评论
TSOP （II）的
TSOP （II）的
VFBGA
无铅
无铅
无铅
引脚配置（顶视图）
1
A
VSS
2
DQ15
3
4
5
6
DQ0
7
VDD
V
DD
DQ0
DQ1
V
SSQ
DQ2
DQ3
V
DDQ
DQ4
DQ5
V
SSQ
DQ6
DQ7
V
DDQ
LDQM
WE
CAS
RAS
CS
BA
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
V
SS
DQ15
DQ14
V
SSQ
DQ13
DQ12
V
DDQ
DQ11
DQ10
V
SSQ
DQ9
DQ8
V
DDQ
N.C / RFU
UDQM
CLK
CKE
N.C
A9
A8
A7
A6
A5
A4
V
SS
50PIN TSOP （II）的
（ 400mil X 825mil ）
（0.8毫米针距）
B
DQ14
VSSQ
VDDQ
DQ1
C
DQ13
VDDQ
VSSQ
DQ2
D
DQ12
DQ11
DQ4
DQ3
E
DQ10
VSSQ
VDDQ
DQ5
F
DQ9
VDDQ
VSSQ
DQ6
G
DQ8
NC
NC
DQ7
H
NC
NC
NC
NC
J
NC
UDQM
LDQM
WE
K
NC
CLK
RAS
CAS
L
CKE
NC
NC
CS
M
BA
A9
NC
NC
N
A8
A7
A0
A10
P
A6
A5
A2
A1
60球VFBGA
(6.4x10.1mm)
（ 0.65毫米焊球间距）
R
VSS
A4
A3
VDD
晶豪科科技有限公司
出版日期
:
2008年9月
调整
:
2.7
1/29
ESMT
功能框图
M12L16161A
I / O控制
BANK SELECT
数据输入寄存器
LWE
LDQM
行缓冲区
刷新计数器
行解码器
SENSE AMP
输出缓冲器
512K ×16
512K ×16
地址寄存器
LRAS
CLK
DQI
CLK
添加
LCBR
LRAS
上校缓冲区
列解码器
延迟&突发长度
LCKE
编程注册
LCBR
LWE
LCAS
LWCBR
LDQM
注册时间
CKE
L（ U） DQM
CS
RAS
CAS
WE
引脚功能说明
针
CLK
CS
CKE
A0 A10 / AP
BA
RAS
CAS
WE
名字
系统时钟
芯片选择
时钟使能
地址
银行选择地址
行地址选通
输入功能
活跃在正边沿采样所有输入。
禁用或启用的设备操作，除了用屏蔽或使所有输入
CLK ， CKE和L （ U） DQM 。
面罩系统时钟从下一个时钟周期冻结操作。
CKE应该启用的至少一个周期之前的新命令。
禁止输入缓冲器的电源关闭待机。
行/列地址被复用在相同的针。
行地址： RA0 RA10 ，列地址： CA0 CA7
选择bank中的行地址锁存器的时间被激活。
在列地址锁存器时选择的读/写的银行。
锁存器与RAS低CLK的正边沿行地址。
让行存取&预充电。
锁存的列地址，在CLK的与正向边沿
CAS低。
启用列的访问。
允许写操作和行预充电。
锁存数据从CAS开始，
WE
活跃的。
使得数据输出高阻，时钟和面具后输出tSHZ 。
块中的数据输入时， L（ U） DQM活跃。
列地址选通
写使能
数据输入/输出面膜
L（ U） DQM
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2008年9月
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2.7
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DQ0 15
VDD / VSS
VDDQ / VSSQ
N.C / RFU
数据输入/输出
电源/接地
数据输出电源/接地
无连接/
留作将来使用
M12L16161A
数据输入/输出复用在相同的针。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的
抗干扰能力。
该引脚建议留在设备上的连接。
绝对最大额定值
参数
任何引脚相对于V电压
SS
在V电压
DD
供应相对于V
SS
储存温度
功耗
短路电流
符号
V
IN
,V
OUT
V
DD
,V
DDQ
T
英镑
P
D
I
OS
价值
-1.0 ~ 4.6
-1.0 ~ 4.6
-55 ~ + 150
0.7
50
单位
V
V
°
C
W
MA
注意：
如果绝对最大额定值超出可能会造成永久性损坏设备。
功能操作应仅限于推荐工作条件。
暴露于超过推荐的电压较高的时间过长可能会影响器件的可靠性。
直流工作条件
推荐工作条件（电压参考V
SS
= 0V ，T
A
= 0至70
°C
)
参数
电源电压
输入逻辑高电压
输入逻辑低电压
输出逻辑高电平
输出逻辑低电压
输入漏电流
输出漏电流
符号
V
DD
,V
DDQ
V
IH
V
IL
V
OH
V
OL
I
IL
I
OL
民
3.0
2.0
-0.3
2.4
-
-5
-5
典型值
3.3
3.0
0
-
-
-
-
最大
3.6
V
DD
+0.3
0.8
-
0.4
5
5
单位
V
V
V
V
V
uA
uA
记
1
2
I
OH
=-2mA
I
OL
= 2毫安
3
4
注意：
1.V
IH
（ MAX）= 4.6V AC脉冲宽度
≤
10ns的接受。
2.V
IL
（分钟） = -1.5V交流脉冲宽度
≤
10ns的接受。
3.Any输入0V
≤
V
IN
≤
V
DD
+ 0.3V ，所有其他引脚都没有被测= 0V 。
4.Dout被禁用， 0V
≤
V
OUT
≤
VDD 。
电容
(V
DD
= 3.3V ，T
A
= 25
°C
， F = 1MHz的）
针
时钟
RAS ， CAS ，
WE
， CS ， CKE ， LDQM ，
UDQM
地址
DQ0 DQ15
符号
C
CLK
C
IN
C
添加
C
OUT
民
2.5
2.5
2.5
4.0
最大
4.0
5.0
5.0
6.5
单位
pF
pF
pF
pF
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出版日期
:
2008年9月
调整
:
2.7
3/29
ESMT
DC特性
M12L16161A
（推荐的工作条件，除非另有说明，T
A
= 0至70
°C
V
IH
（分钟） / V
IL
(max)=2.0V/0.8V)
参数
工作电流
（一银行活动）
预充电待机
目前在掉电
模式
预充电待机
目前在非
掉电模式
符号
测试条件
CAS
潜伏期
VERSION
-5
130
2
2
25
mA
-7
100
单位注
mA
mA
1
I
CC1
I
CC2P
I
CC2PS
I
CC2N
突发长度= 1
t
RC
≥
t
RC
（分钟） ，T
CC
≥
t
CC
（分钟） ，我
OL
= 0毫安
CKE
≤
V
IL
（最大值），叔
CC
=15ns
CKE
≤
V
IL
（最大）时，CLK
≤
V
IL
（最大值），叔
CC
=
∞
CKE
≥
V
IH
（分钟） ， CS
≥
V
IH
（分钟） ，T
CC
=15ns
输入信号时为30ns一次改变
CKE
≥
V
IH
（分钟） ， CLK
≤
V
IL
（最大值），叔
CC
=
∞
输入信号是稳定的
CKE
≤
V
IL
（最大值），叔
CC
=15ns
CKE
≤
V
IL
（最大）时，CLK
≤
V
IL
（最大值），叔
CC
=
∞
CKE
≥
V
IH
（分钟） ， CS
≥
V
IH
（分钟） ，T
CC
=15ns
输入信号时为30ns一次改变
CKE
≥
V
IH
（分钟） ， CLK
≤
V
IL
（最大值），叔
CC
=
∞
输入信号是稳定的
I
OL
= 0毫安，页突发
全波段激活，T
CCD
= t
CCD
（分钟）
t
RC
≥
t
RC
（分钟）
CKE
≤
0.2V
3
2
I
CC2NS
主动待机电流
在掉电模式
主动待机电流
在非掉电
模式
（一银行活动）
工作电流
（突发模式）
刷新当前
自刷新电流
I
CC3P
I
CC3PS
I
CC3N
I
CC3NS
I
CC4
10
10
10
25
10
150
150
150
1
120
120
120
mA
mA
mA
mA
mA
1
I
CC5
I
CC6
mA
mA
2
注意：
1.Measured具有输出开路。地址吨过程中改变只有一次
CC
（最小值） 。
2.Refresh周期为32ms 。地址吨过程中改变只有一次
CC
（最小值） 。
晶豪科科技有限公司
出版日期
:
2008年9月
调整
:
2.7
4/29
ESMT
AC运行试验条件
(V
DD
=3.3V
±
0.3V,T
A
= 0 70℃ ）
参数
输入电平（ VIH / VIL）
输入定时测量参考电平
输入上升和下降时间
输出定时测量参考电平
输出负载条件
3.3V
M12L16161A
价值
2.4 / 0.4
1.4
潮流/ TF = 1/1的
1.4
见图2
单位
V
V
ns
V
VTT = 1.4V
1200
产量
VOH （ DC ） = 2.4V ， IOH = -2mA
VOL （ DC ） = 0.4V ， IOL = 2毫安
产量
Z0=50
50
Ω
870
30 pF的
30 pF的
（图1 ）直流输出负载电路
（图2 ） AC输出负载电路
经营AC参数
（交流工作条件，除非另有说明）
参数
行有效至行主动延迟
RAS到CAS延迟
行预充电时间
行活动时间
行周期时间
最后的数据到新的关口。地址的延迟
在过去的数据来行预充电
在最后的数据以突发停止
上校地址上校地址的延迟
的有效输出数据的数量
符号
t
RRD
（分钟）
t
RCD
（分钟）
t
RP
（分钟）
t
RAS
（分钟）
t
RAS
（最大）
t
RC
（分钟）
t
CDL
（分钟）
t
RDL
（分钟）
t
BDL
（分钟）
t
CCD
（分钟）
CAS延时= 3
CAS延时= 2
48
1
2
1
1
2
1
VERSION
-5
10
15
15
30
100
63
-7
14
20
20
42
单位
ns
ns
ns
ns
us
ns
CLK
CLK
CLK
CLK
ea
1
2
2
2
3
4
记
1
1
1
1
注意：
1.时钟周期的最小数目是通过分割与时钟周期时间和所需要的最小时间来确定
然后四舍五入到下一个较大整数。
2.
最小延迟才能完成写操作。
3.所有部件，使每一个周期的列地址的变化。
4.如遇行预充电中断，自动预充电和读取突发停止。
最早的一个预充电命令可以读出指令后没有数据的丢失被发出是CL + BL-2时钟。
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2008年9月
调整
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