集成
电路
系统公司
初步信息
M1040
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
MR_SEL2
GND
AUTO
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
MR_SEL1
MR_SEL0
REF_ACK
大声笑
NBW
VCC
DNC
DNC
DNC
27
26
25
24
23
22
21
20
19
G
ENERAL
D
ESCRIPTION
在M1040是VCSO （压控SAW
振荡器）的时钟发生器
PLL设计的全天候保护，
频率转换和抖动
衰减OC-四十八分之一十二级的光
网络系统。它具有双
同的两种模式的差分输入
输入选择：手动，
自动对时钟故障。时钟乘法
比和输出分频比是引脚可选的。这
设备提供两个输出。外环组件
允许PLL环路响应的剪裁。
F
EATURES
◆
集成的SAW （表面声波）的延迟线;
的< 0.5ps rms的低相位抖动，典型（ 12kHz至
20MHz)
◆
62.5至175 MHz输出频率
*
;两个differen-
TiAl基LVPECL输出（可CML ， LVDS选项）
◆
失锁（ LOL ）指示器输出
◆
窄带宽控制输入（ NBW针） ;
初始化（ INIT ）输入NBW覆盖在电
◆
双参考时钟输入，支持LVDS ， LVPECL ，
LVCMOS ， LVTTL
◆
自动切换（ AUTO引脚） - 自动（不可恢复）
在时钟故障参考时钟重选;无中断
开关（ HS ） ，相位构建（ PBO ）选项，
SONET （ GR - 253 ） / SDH （ G.813 ） MTIE / TDEV合规
◆
确认引脚（ REF_ACK销）表示积极
选择的参考输入
◆
提供工业级温度
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
28
29
30
31
32
33
34
35
36
M1040
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
P_SEL
INIT
nFOUT0
FOUT0
GND
nFOUT1
FOUT1
VCC
GND
图1 ：引脚分配
例如I / O时钟频率组合
运用
M1040-11-155.5200
输入参考
时钟（ MHz）的
19.44
77.76
155.52
622.08
PLL比率
（引脚可选）
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
输出时钟
（兆赫）
（引脚可选）
8
2
1
0.25
155.52
or
77.76
表1 ：实施例的I / O时钟频率的组合
*指定在订购时VCSO中心频率。
S
IMPLIFIED
B
LOCK
D
IAGRAM
环路滤波器
M1040
NBW
MUX
PLL
相
探测器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
INIT
大声笑
MR_SEL2 ： 0
3
REF SEL
0
r除以
VCSO
1
0
1
M分频器
大声笑
相
探测器
M / R分频器
P分频器
（1或2）
FOUT0
nFOUT0
FOUT1
nFOUT1
LUT
P_SEL
图2 ：简化框图
M1040数据表修订版0.1
M1040 VCSO基于PLL的时钟与自动切换
修订后的11Nov2003
●
集成电路系统公司
通讯模块
●
W W瓦特I C S T 。 C 0米
●
电话：（ 508 ） 852-5400
集成
电路
系统公司
M1040
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
初步信息
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
13
15
16
17
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
FOUT1
nFOUT1
FOUT0
nFOUT0
INIT
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
产量
产量
输入
无内部终结者
无内部终结者
内部上拉电阻
1
内部下拉
1
偏置到Vcc / 2的
2
输入
内部下拉电阻
1
输入
内部下拉电阻
1
偏置到Vcc / 2的
3
输入
内部下拉电阻
1
输入
内部下拉电阻
1
电源接地连接。
外部环路滤波器的连接。参见图5 ，
外部环路滤波器，对皮克。 8 。
电源连接，连接到+
3.3
V.
时钟输出对1差分LVPECL 。
时钟输出对0差分LVPECL 。
上电初始化; LVCMOS / LVTTL ：
逻辑
1
如果允许设备进入狭窄的模式
选择输入（除了必须具有8 LOL = 0计数）
逻辑
0
强制器件进入宽带宽模式。
后PLL ，P分频器选择。 LVCMOS / LVTTL 。
见表4 ，P分频器选择器值
和频率，对皮克。 3 。
参考差分LVPECL / LVDS
时钟输入差分LVPECL / LVDS或单
对1 。
端LVCMOS / LVTTL
参考时钟输入选择。 LVCMOS / LVTTL 。
逻辑
1
选择DIF_REF1 / nDIF_REF1输入
逻辑
0
选择DIF_REF0 / nDIF_REF0输入
参考差分LVPECL / LVDS
时钟输入差分LVPECL / LVDS或单
对0 。
端LVCMOS / LVTTL
自动/手动重选模式时钟输入：
逻辑
1
在时钟故障自动重选
（不可恢复）
逻辑
0
只有手动选择（使用
REF_SEL
)
M和R分频值选择。 LVCMOS / LVTTL 。
见表3 ， M和R分频器查找表（ LUT）的
上页。 3 。
参考确认引脚输入多路复用器的状态;
输出当前选择的参考输入对：
逻辑
1
指示
nDIF_REF1 ， DIF_REF1
逻辑
0
指示
nDIF_REF0 ， DIF_REF0
失锁指示灯输出。
4
逻辑
1
表示失锁。
逻辑
0
表示锁定状态。
窄带启用。 LVCMOS / LVTTL ：
逻辑
1
- 窄的环路带宽
, R
IN
= 2100k
.
逻辑
0
- 宽带宽
, R
IN
= 100k
.
不要连接。
表2 ：引脚说明
18
20
21
22
23
24
P_SEL
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
25
27
28
29
30
AUTO
MR_SEL2
MR_SEL1
MR_SEL0
REF_ACK
输入
内部上拉电阻
1
产量
31
大声笑
产量
内部上拉电阻
1
32
34, 35, 36
注1 ：
注2 ：
注3 ：
注4 ：
NBW
DNC
输入
对于内部上拉和下拉电阻的典型值，见
DC特性
上页。 10 。
偏置到Vcc / 2，用50kΩ的至Vcc和50kΩ的接地。浮若使用DIF_REF1为LVCMOS输入。看
DC特性
上页。 10 。
偏置到Vcc / 2，用50kΩ的至Vcc和50kΩ的接地。浮若使用DIF_REF0为LVCMOS输入。看
DC特性
上页。 10 。
见LVCMOS输出在第直流特性。 10 。
M1040数据表修订版0.1
集成电路系统公司
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通讯模块
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修订后的11Nov2003
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集成
电路
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M1040
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
初步信息
输入参考时钟
两个参考时钟输入和选择MUX是
提供的。无论是参考时钟输入可以接受
差分时钟信号（例如LVPECL或LVDS ）或
一个单端时钟输入（ LVCMOS或LVTTL上
非反相输入端） 。
对未选择的单端参考时钟
参考输入可引起增加的输出
时钟抖动。出于这个原因，差分基准
输入者优先;从微分干涉
输入上的非选择的输入是最小的。
F
UNCTIONAL
D
ESCRIPTION
该M1040是PLL （锁相环）的时钟
发生器，产生两个输出时钟同步的
认列之为两种可选输入参考时钟之一。
内置高“ Q” SAW延迟线提供了一个低抖动
时钟输出。
销的选定查找表来选择所述锁相环
反馈分频器（M DIV）和参考分频器（R DIV）
如图
表3页。 3 。
该查找表提供了
在这两种整体的倍频灵活性
比（总的PLL比）和相位检测器的频率。
外部环路滤波器元件值影响PLL
带宽，这是用于优化的抖动衰减
的特点。
该器件具有两个双重差分输入
输入选择模式：手动，自动时
时钟故障。 （差分输入在内部
构造成易于单端操作。 ）
该M1040还包括：锁的损失（
大声笑
）指标，
参考MUX状态确认引脚（
REF_ACK
), a
窄带宽控制输入引脚（
NBW
销） ，和一个
上电初始化（
INIT
）输入（它覆盖
NBW=0
便于采集阶段锁） 。
自动输入重选功能，或“自动切换”
也被包括在M1040 。当自动切换
开启模式下，设备将自动切换到
其他参考时钟输入时，当前
选择的参考时钟出现故障。参考选择是
不可逆的，这意味着只有一个参考
重选将在每个时间自动切换是由
重新启用。
除了自动切换功能，无中断切换
和相位构建选项可以与订购
装置。的无中断切换和相位构建
选项有助于确保SONET / SDH MTIE和TDEV
在手动或自动输入达标
引用重选。
无中断切换（ HS ）提供了一个受控的输出
中的基准时钟的时钟相位变化
重选。 HS是通过锁定检测丢失引发
由PLL 。
单端输入的实施已设施
通过偏置tated
nDIF_REF0
和
nDEF_REF1
到Vcc / 2，用
为50kΩ到Vcc和50kΩ的接地。图4示出了
输入时钟的结构和如何使用它与任何
LVCMOS / LVTTL输入或直流耦合LVPECL
时钟。
LVCMOS /
LVTTL
50k
X
50k
VCC
50k
MUX
0
VCC
127
1
LVPECL
82
VCC
127
50k
VCC
50k
82
50k
REF_SEL
图4 ：输入参考时钟
差分输入
差分LVPECL输入连接到两个
基准输入引脚通常的方式。外部
在显示负载端接电阻
图4
（在127Ω
和82Ω的电阻），将同时适用于交流和直流
耦合LVPECL参考时钟线。这些提供
在50Ω负载端接和V
TT
偏置电压。
单端输入
单端输入（ LVCMOS或LVTTL ）是
连接到非反相输入端的参考引脚
(
DIF_REF0
or
DIF_REF1
） 。反相参考输入引脚
(
nDIF_REF0
or
nDIF_REF1
）必须悬空。
在单端工作，未使用时，反相
输入引脚（ nDIF_REF0或
nDEF_REF1)
悬空（不
连接） ，输入将自偏置在VCC / 2 。
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电路
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PLL操作
在M1040是一个完整的时钟PLL 。它采用了相
检测器和可配置的分频器来同步
输出与所选择的参考时钟的VCSO的。
在“M”分频器VCSO输出频率，
结果送入相位的+输入
探测器。的“R”的分压器的输出被馈入
相位检测器的负输入端。相位检测器
它的两个输入进行比较。相位检测器输出，
外部滤波，使VCSO增加或
根据需要对相位减小速度和
频率锁定VCSO的参考输入。
对M分频器的值直接影响闭环
带宽。
M1040
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
初步信息
的锁定指示灯输出引脚损失
在正常的设备操作中，当PLL被锁定，
LOL的相位检测器驱动器
大声笑
以逻辑
0
。下
的情况下，当VCSO不能锁定到输入
（如由大于4毫微秒的差异测定
反馈和参考时钟上升沿之间
在LOL鉴相器）的
大声笑
输出变为逻辑
1。
大声笑
引脚将返回到逻辑
0
当相位
检测器误差小于2纳秒。锁的损失
指示器是一个低电流的LVCMOS输出。
使用指南LOL
如所描述的，
大声笑
引脚指示当PLL是
标称VCSO的中心之间的关系
频率（ Fvcso ） ，M个分频器， R分频器，并且
输入参考频率（FIN ）为：
M
-
Fvcso
=
鳍
×
---
R
对于可用M分频器和R分频器查表
组合，
表3和表4页。 3
列出总PLL
比率以及翅片时使用
M1040-11-155.5200
.
（请参阅“订购信息” ，第12 ）
由于VCSO的狭窄调谐范围
（ + 200ppm的） ，适当选择所有的下面
被要求用于PLL的能够锁定： VCSO的中心
频率，输入频率和分频器的选择。
后分频PLL
在M1040配有后PLL （ P）分隔。通过使用
在P分频器，该器件的输出频率（的F out ）可以
是VCSO的中心频率（ Fvcso ）或1/2 Fvcso 。
该
P_SEL
引脚选择为P分频值：逻辑
1
集合P到
2,
逻辑
0
集合P到
1
。 （见第5表6 ）
当P分频器在内，完整的关系
船的输出频率（的F out ）被定义为：
M
Fvcso
-
FOUT
=
-------------------
=
鳍
×
-----------------
P
R
×
P
外的锁与输入参考。
LOL的条件
也使用了自动切换电路，以检测丢失的
引用，如以下部分所述。 LOL是
也使用无中断开关和阶段制作出
功能（可选器件的特性） 。为了确保可靠
LOL和防范打击虚假失锁操作
适应症，在下述条件应满足：
鉴相器频率应该不低于
相位检测器的频率由下式定义
FIN / R。
较高的鉴相器频率将导致较低的
相位误差及误触发的机会少
LOL相位检测器。请参考表3和表4上皮克。 3
为鉴相器频率时使用
M1040-11-155.5200
.
输入的参考应该具有的固有抖动
小于1 ns的峰峰值。如果参照的抖动大于
1 ns的峰峰值， LOL的电路可能会错误地触发。应有
此限制， LOL的电路不应该被使用的
循环定时模式，也不应与嘈杂的使用
参考时钟。同样地，自动切换，无中断
开关，或相位构建功能不应该
在环路定时模式或嘈杂的参考使用
时钟，因为这些功能依赖于LOL 。
5MHz
，优选应该是
10MHz
或更大。
参考应答（ REF_ACK ）输出
该
REF_ACK
（参考确认）引脚输出
参考时钟输入被路由到的值
相位检测器。逻辑
1
指示输入对
1
(
nDIF_REF1 ， DIF_REF1
);
l
逻辑
0
指示输入对
0
(
nDIF_REF0 ， DIF_REF0
)
.
该
REF_ACK
指示器是
LVCMOS输出。
M1040数据表修订版0.1
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集成
电路
系统公司
初步信息
M1040
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
MR_SEL2
GND
AUTO
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
MR_SEL1
MR_SEL0
REF_ACK
大声笑
NBW
VCC
DNC
DNC
DNC
27
26
25
24
23
22
21
20
19
G
ENERAL
D
ESCRIPTION
在M1040是VCSO （压控SAW
振荡器）的时钟发生器
PLL设计的全天候保护，
频率转换和抖动
衰减OC-四十八分之一十二级的光
网络系统。它具有双
同的两种模式的差分输入
输入选择：手动，
自动对时钟故障。时钟乘法
比和输出分频比是引脚可选的。这
设备提供两个输出。外环组件
允许PLL环路响应的剪裁。
F
EATURES
◆
集成的SAW （表面声波）的延迟线;
的< 0.5ps rms的低相位抖动，典型（ 12kHz至
20MHz)
◆
62.5至175 MHz输出频率
*
;两个differen-
TiAl基LVPECL输出（可CML ， LVDS选项）
◆
失锁（ LOL ）指示器输出
◆
窄带宽控制输入（ NBW针） ;
初始化（ INIT ）输入NBW覆盖在电
◆
双参考时钟输入，支持LVDS ， LVPECL ，
LVCMOS ， LVTTL
◆
自动切换（ AUTO引脚） - 自动（不可恢复）
在时钟故障参考时钟重选;无中断
开关（ HS ） ，相位构建（ PBO ）选项，
SONET （ GR - 253 ） / SDH （ G.813 ） MTIE / TDEV合规
◆
确认引脚（ REF_ACK销）表示积极
选择的参考输入
◆
提供工业级温度
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
28
29
30
31
32
33
34
35
36
M1040
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
P_SEL
INIT
nFOUT0
FOUT0
GND
nFOUT1
FOUT1
VCC
GND
图1 ：引脚分配
例如I / O时钟频率组合
运用
M1040-11-155.5200
输入参考
时钟（ MHz）的
19.44
77.76
155.52
622.08
PLL比率
（引脚可选）
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
输出时钟
（兆赫）
（引脚可选）
8
2
1
0.25
155.52
or
77.76
表1 ：实施例的I / O时钟频率的组合
*指定在订购时VCSO中心频率。
S
IMPLIFIED
B
LOCK
D
IAGRAM
环路滤波器
M1040
NBW
MUX
PLL
相
探测器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
INIT
大声笑
MR_SEL2 ： 0
3
REF SEL
0
r除以
VCSO
1
0
1
M分频器
大声笑
相
探测器
M / R分频器
P分频器
（1或2）
FOUT0
nFOUT0
FOUT1
nFOUT1
LUT
P_SEL
图2 ：简化框图
M1040数据表修订版0.1
M1040 VCSO基于PLL的时钟与自动切换
修订后的11Nov2003
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集成
电路
系统公司
M1040
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
初步信息
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
13
15
16
17
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
FOUT1
nFOUT1
FOUT0
nFOUT0
INIT
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
产量
产量
输入
无内部终结者
无内部终结者
内部上拉电阻
1
内部下拉
1
偏置到Vcc / 2的
2
输入
内部下拉电阻
1
输入
内部下拉电阻
1
偏置到Vcc / 2的
3
输入
内部下拉电阻
1
输入
内部下拉电阻
1
电源接地连接。
外部环路滤波器的连接。参见图5 ，
外部环路滤波器，对皮克。 8 。
电源连接，连接到+
3.3
V.
时钟输出对1差分LVPECL 。
时钟输出对0差分LVPECL 。
上电初始化; LVCMOS / LVTTL ：
逻辑
1
如果允许设备进入狭窄的模式
选择输入（除了必须具有8 LOL = 0计数）
逻辑
0
强制器件进入宽带宽模式。
后PLL ，P分频器选择。 LVCMOS / LVTTL 。
见表4 ，P分频器选择器值
和频率，对皮克。 3 。
参考差分LVPECL / LVDS
时钟输入差分LVPECL / LVDS或单
对1 。
端LVCMOS / LVTTL
参考时钟输入选择。 LVCMOS / LVTTL 。
逻辑
1
选择DIF_REF1 / nDIF_REF1输入
逻辑
0
选择DIF_REF0 / nDIF_REF0输入
参考差分LVPECL / LVDS
时钟输入差分LVPECL / LVDS或单
对0 。
端LVCMOS / LVTTL
自动/手动重选模式时钟输入：
逻辑
1
在时钟故障自动重选
（不可恢复）
逻辑
0
只有手动选择（使用
REF_SEL
)
M和R分频值选择。 LVCMOS / LVTTL 。
见表3 ， M和R分频器查找表（ LUT）的
上页。 3 。
参考确认引脚输入多路复用器的状态;
输出当前选择的参考输入对：
逻辑
1
指示
nDIF_REF1 ， DIF_REF1
逻辑
0
指示
nDIF_REF0 ， DIF_REF0
失锁指示灯输出。
4
逻辑
1
表示失锁。
逻辑
0
表示锁定状态。
窄带启用。 LVCMOS / LVTTL ：
逻辑
1
- 窄的环路带宽
, R
IN
= 2100k
.
逻辑
0
- 宽带宽
, R
IN
= 100k
.
不要连接。
表2 ：引脚说明
18
20
21
22
23
24
P_SEL
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
25
27
28
29
30
AUTO
MR_SEL2
MR_SEL1
MR_SEL0
REF_ACK
输入
内部上拉电阻
1
产量
31
大声笑
产量
内部上拉电阻
1
32
34, 35, 36
注1 ：
注2 ：
注3 ：
注4 ：
NBW
DNC
输入
对于内部上拉和下拉电阻的典型值，见
DC特性
上页。 10 。
偏置到Vcc / 2，用50kΩ的至Vcc和50kΩ的接地。浮若使用DIF_REF1为LVCMOS输入。看
DC特性
上页。 10 。
偏置到Vcc / 2，用50kΩ的至Vcc和50kΩ的接地。浮若使用DIF_REF0为LVCMOS输入。看
DC特性
上页。 10 。
见LVCMOS输出在第直流特性。 10 。
M1040数据表修订版0.1
集成电路系统公司
●
2 12
通讯模块
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修订后的11Nov2003
W W瓦特I C S T 。 C 0米
●
电话：（ 508 ） 852-5400
集成
电路
系统公司
M1040
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
初步信息
输入参考时钟
两个参考时钟输入和选择MUX是
提供的。无论是参考时钟输入可以接受
差分时钟信号（例如LVPECL或LVDS ）或
一个单端时钟输入（ LVCMOS或LVTTL上
非反相输入端） 。
对未选择的单端参考时钟
参考输入可引起增加的输出
时钟抖动。出于这个原因，差分基准
输入者优先;从微分干涉
输入上的非选择的输入是最小的。
F
UNCTIONAL
D
ESCRIPTION
该M1040是PLL （锁相环）的时钟
发生器，产生两个输出时钟同步的
认列之为两种可选输入参考时钟之一。
内置高“ Q” SAW延迟线提供了一个低抖动
时钟输出。
销的选定查找表来选择所述锁相环
反馈分频器（M DIV）和参考分频器（R DIV）
如图
表3页。 3 。
该查找表提供了
在这两种整体的倍频灵活性
比（总的PLL比）和相位检测器的频率。
外部环路滤波器元件值影响PLL
带宽，这是用于优化的抖动衰减
的特点。
该器件具有两个双重差分输入
输入选择模式：手动，自动时
时钟故障。 （差分输入在内部
构造成易于单端操作。 ）
该M1040还包括：锁的损失（
大声笑
）指标，
参考MUX状态确认引脚（
REF_ACK
), a
窄带宽控制输入引脚（
NBW
销） ，和一个
上电初始化（
INIT
）输入（它覆盖
NBW=0
便于采集阶段锁） 。
自动输入重选功能，或“自动切换”
也被包括在M1040 。当自动切换
开启模式下，设备将自动切换到
其他参考时钟输入时，当前
选择的参考时钟出现故障。参考选择是
不可逆的，这意味着只有一个参考
重选将在每个时间自动切换是由
重新启用。
除了自动切换功能，无中断切换
和相位构建选项可以与订购
装置。的无中断切换和相位构建
选项有助于确保SONET / SDH MTIE和TDEV
在手动或自动输入达标
引用重选。
无中断切换（ HS ）提供了一个受控的输出
中的基准时钟的时钟相位变化
重选。 HS是通过锁定检测丢失引发
由PLL 。
单端输入的实施已设施
通过偏置tated
nDIF_REF0
和
nDEF_REF1
到Vcc / 2，用
为50kΩ到Vcc和50kΩ的接地。图4示出了
输入时钟的结构和如何使用它与任何
LVCMOS / LVTTL输入或直流耦合LVPECL
时钟。
LVCMOS /
LVTTL
50k
X
50k
VCC
50k
MUX
0
VCC
127
1
LVPECL
82
VCC
127
50k
VCC
50k
82
50k
REF_SEL
图4 ：输入参考时钟
差分输入
差分LVPECL输入连接到两个
基准输入引脚通常的方式。外部
在显示负载端接电阻
图4
（在127Ω
和82Ω的电阻），将同时适用于交流和直流
耦合LVPECL参考时钟线。这些提供
在50Ω负载端接和V
TT
偏置电压。
单端输入
单端输入（ LVCMOS或LVTTL ）是
连接到非反相输入端的参考引脚
(
DIF_REF0
or
DIF_REF1
） 。反相参考输入引脚
(
nDIF_REF0
or
nDIF_REF1
）必须悬空。
在单端工作，未使用时，反相
输入引脚（ nDIF_REF0或
nDEF_REF1)
悬空（不
连接） ，输入将自偏置在VCC / 2 。
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PLL操作
在M1040是一个完整的时钟PLL 。它采用了相
检测器和可配置的分频器来同步
输出与所选择的参考时钟的VCSO的。
在“M”分频器VCSO输出频率，
结果送入相位的+输入
探测器。的“R”的分压器的输出被馈入
相位检测器的负输入端。相位检测器
它的两个输入进行比较。相位检测器输出，
外部滤波，使VCSO增加或
根据需要对相位减小速度和
频率锁定VCSO的参考输入。
对M分频器的值直接影响闭环
带宽。
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ASED
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LOCK
PLL
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反对派
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初步信息
的锁定指示灯输出引脚损失
在正常的设备操作中，当PLL被锁定，
LOL的相位检测器驱动器
大声笑
以逻辑
0
。下
的情况下，当VCSO不能锁定到输入
（如由大于4毫微秒的差异测定
反馈和参考时钟上升沿之间
在LOL鉴相器）的
大声笑
输出变为逻辑
1。
大声笑
引脚将返回到逻辑
0
当相位
检测器误差小于2纳秒。锁的损失
指示器是一个低电流的LVCMOS输出。
使用指南LOL
如所描述的，
大声笑
引脚指示当PLL是
标称VCSO的中心之间的关系
频率（ Fvcso ） ，M个分频器， R分频器，并且
输入参考频率（FIN ）为：
M
-
Fvcso
=
鳍
×
---
R
对于可用M分频器和R分频器查表
组合，
表3和表4页。 3
列出总PLL
比率以及翅片时使用
M1040-11-155.5200
.
（请参阅“订购信息” ，第12 ）
由于VCSO的狭窄调谐范围
（ + 200ppm的） ，适当选择所有的下面
被要求用于PLL的能够锁定： VCSO的中心
频率，输入频率和分频器的选择。
后分频PLL
在M1040配有后PLL （ P）分隔。通过使用
在P分频器，该器件的输出频率（的F out ）可以
是VCSO的中心频率（ Fvcso ）或1/2 Fvcso 。
该
P_SEL
引脚选择为P分频值：逻辑
1
集合P到
2,
逻辑
0
集合P到
1
。 （见第5表6 ）
当P分频器在内，完整的关系
船的输出频率（的F out ）被定义为：
M
Fvcso
-
FOUT
=
-------------------
=
鳍
×
-----------------
P
R
×
P
外的锁与输入参考。
LOL的条件
也使用了自动切换电路，以检测丢失的
引用，如以下部分所述。 LOL是
也使用无中断开关和阶段制作出
功能（可选器件的特性） 。为了确保可靠
LOL和防范打击虚假失锁操作
适应症，在下述条件应满足：
鉴相器频率应该不低于
相位检测器的频率由下式定义
FIN / R。
较高的鉴相器频率将导致较低的
相位误差及误触发的机会少
LOL相位检测器。请参考表3和表4上皮克。 3
为鉴相器频率时使用
M1040-11-155.5200
.
输入的参考应该具有的固有抖动
小于1 ns的峰峰值。如果参照的抖动大于
1 ns的峰峰值， LOL的电路可能会错误地触发。应有
此限制， LOL的电路不应该被使用的
循环定时模式，也不应与嘈杂的使用
参考时钟。同样地，自动切换，无中断
开关，或相位构建功能不应该
在环路定时模式或嘈杂的参考使用
时钟，因为这些功能依赖于LOL 。
5MHz
，优选应该是
10MHz
或更大。
参考应答（ REF_ACK ）输出
该
REF_ACK
（参考确认）引脚输出
参考时钟输入被路由到的值
相位检测器。逻辑
1
指示输入对
1
(
nDIF_REF1 ， DIF_REF1
);
l
逻辑
0
指示输入对
0
(
nDIF_REF0 ， DIF_REF0
)
.
该
REF_ACK
指示器是
LVCMOS输出。
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