集成
电路
系统公司
初步信息
M1010-01
VCSO B
ASED
C
LOCK
J
伊特尔
A
TTENUATOR
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
FIN_SEL1
GND
NC
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
FIN_SEL0
SEL0
SEL1
SEL2
NC
VCC
DNC
DNC
DNC
27
26
25
24
23
22
21
20
19
G
ENERAL
D
ESCRIPTION
该M1010-01是VCSO （压控SAW
振荡器）的抖动时钟
衰减器PLL设计的时钟
抖动衰减和频率
翻译。该装置是理想的
生成发送参考
时钟OC -12和OC- 48光
网络系统支持622 -
2,488 MHz的速率。它可以起到抖动衰减一
地层基准时钟或在循环的恢复的时钟
定时模式。该M1010-01模块包括一个
专有的SAW （表面声波）延迟线作为
的VCSO的一部分。这导致一个高频率，
高Q值，低相位噪声振荡器，低保证
固有输出抖动。
28
29
30
31
32
33
34
35
36
M1010
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
VCC
NC
NFOUT
FOUT
GND
NC
NC
VCC
GND
F
EATURES
◆
理想的OC-12/ 48个数据时钟
◆
集成SAW延迟线
◆
输出频率从150至175MHz
（指定在订购时VCSO输出频率）
◆
0.5 ps的均方根值低相位抖动，典型（ 12kHz至20MHz ）
◆
LVPECL时钟输出
◆
引脚可选的反馈和参考分频比，
无需编程
◆
可扩展的分频器提供进一步的调整环
带宽和抖动容限
◆
参考时钟输入支持差分LVDS ，
LVPECL ，以及单端LVCMOS ， LVTTL
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
图1 ：引脚分配
例如I / O时钟频率组合
运用
M1010-01-155.5200
频率
输入（ MFIN ）
比
8
2
1
输入参考
时钟
（兆赫）
19.44
77.76
155.52
产量
MHz的时钟
155.52
表1 ：实施例的I / O时钟频率的组合
S
IMPLIFIED
B
LOCK
D
IAGRAM
M1010
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_SEL
3
2
0
r除以
1
M股利
MFIN股利
VCSO
环
滤波器
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
SEL2 ： 0
FIN_SEL1 ： 0
分频器LUT
MFIN分频器
LUT
FOUT
NFOUT
图2 ：简化框图
M1010-01数据表版本0.4
M1010-01 VCSO基于时钟抖动衰减器
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VCSO B
ASED
C
LOCK
J
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TTENUATOR
初步信息
D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
环
R
POST
C
POST
C
POST
R
环
C
环
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M1010
MUX
OP_IN
相
探测器
nOP_IN
OP_OUT
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_SEL
3
R
IN
0
r除以
1
R
IN
环路滤波器
扩音器
相
锁定
环
（PLL）的
SAW延迟线
相
移
VCSO
M股利
MFIN分频器
SEL2 ： 0
分频器LUT
MFIN分频器
LUT
FOUT
NFOUT
FIN_SEL1 ： 0
2
图3 ：详细的框图。
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 18, 19, 33
12, 13, 17, 25, 32
15
16
20
21
22
23
24
27
28
29
30
31
34, 35, 36
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
NC
FOUT
NFOUT
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
FIN_SEL1
FIN_SEL0
SEL0
SEL1
SEL2
DNC
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
产量
输入
输入
输入
输入
输入
无内部终结者
内部上拉电阻
1
电源接地连接。
外部环路滤波器的连接。
参见图4 ，外部环路滤波器，对皮克。 4 。
电源连接，连接到+
3.3
V.
无内部连接。
时钟输出对。差分LVPECL 。
参考时钟输入对。
内部下拉电阻
1
差分LVPECL或LVDS 。
参考时钟输入选择。 LVCMOS / LVTTL ：
内部下拉电阻
1
逻辑
1
SELECTS
DIF_REF1 ， nDIF_REF1 。
逻辑
0
SELECTS
DIF_REF0 ， nDIF_REF0
.
参考时钟输入对。
内部下拉电阻
1
差分LVPECL或LVDS 。
I
NPUT时钟频率选择。 LVCMOS / LVTTL 。
内部下拉电阻
1
SEE
表3
MFIN （频率输入）分频器查找表
（ LUT ）的PG 。 3 。
内部上拉电阻
1
不要连接。
表2 ：引脚说明
内部上拉电阻
1
M和R分频值选择。 LVCMOS / LVTTL 。
SEE
表4
SEL2 ： 0查找表（ LUT ）的PG 。 3 。
注1 ：对于内部上拉和下拉电阻的典型值，请参阅“输入与下拉”和“输入上拉”
表8 ，直流特性，在页。 6 。
M1010-01数据表版本0.4
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C
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初步信息
SEL2 ： 0查找表（ LUT ）
该
SEL2 ： 0
引脚选择的反馈和参考
分频值M和R ，使调节圈
带宽和抖动容限。
SEL2 ： 0
PLL
IVIDER
L
OOK
-U
P
T
ABLES
MFIN （频率输入）分频器查找表（ LUT ）
该
FIN_SEL1 ： 0
引脚选择反馈分频器值
（ “ MFIN ”）。
FIN_SEL1 ： 0
M
236
79
14
239
1
2
4
8
R
描述
MFIN价值
8
2
1
x
0
0
1
1
0
1
0
1
样品编号。频率。 （兆赫）
1
19.44
77.76
155.52
测试模式。不要使用。
M1010-01-155.5200
0
0
0
0
0
0
1
1
0
1
0
1
1 0 0
1 0 1
1 1 0
1 1 1
236
79
14
239
不同的分频值来调整带宽
1
和抖动容差
2
4
8
表4： SEL2 ：0查找表（ LUT）的
表3 ： MFIN （频率输入）分频器查找表（ LUT ）
注1 ：例与M1010-01-155.5200 。
F
UNCTIONAL
D
ESCRIPTION
该M1010-01是PLL （锁相环）的基础
时钟发生器，用于产生输出时钟同步
认列之为两种可选输入参考时钟之一。
内部高"Q" SAW滤波器提供低抖动信号
性能和控制的输出频率
VCSO （压控SAW振荡器） 。
可配置的分频器（标有“ MFIN分频器” ）
为师的选择，以适应不同
参考时钟的频率。
此外，可配置的反馈和参考
分频器（在“M分频器”和“R分频器” ）提供分
值的选项，使调整环路带宽
和抖动容差。
例如，该
M1010-01-155.5200
（见“订购
信息“
上页。 8
)
有
155.52
兆赫VCSO
频率：
该MFIN反馈分频器允许输入频率
要在VCSO输出频率除以
1
,
2
或
8
.
因此，对于基极输入频率
155.52
兆赫，
实际输入的参考时钟频率可以是：
155.52
,
77.76
和
19.44
兆赫。 （请参见第见表3 。 3 ）
该PLL
PLL使用的相位检测器和可配置的
分频器与同步VCSO的输出
选择的参考时钟。
的“ MFIN分频器”和“M分频器”划分VCSO的
频率，结果送入相位检波器。
选定的输入参考时钟由“R划分
除法“ 。该结果被送入的另一输入
相位检测器。
M1010-01数据表版本0.4
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相位检测器的两个输入进行比较。然后，它
输出脉冲，以根据需要增加或环路滤波器
降低VCSO频率，从而匹配和
锁定分频器输出的频率和相位的那些
输入参考时钟。
由于VCSO的狭窄调谐范围
（ + 200ppm的） ，适当选择所有的下面
被要求用于PLL的能够锁定： VCSO的中心
频率，输入频率和分频器的选择。
关系在频率和分频器
该VCSO中心频率必须在时间指定
的顺序。在VCSO之间（ Fvcso ）的关系
频率， MFIN分频器，M个分频器， R分频器，
和输入参考频率（翅片）为：
-
Fvcso
=
鳍
×
MFIN
×
---
R
时钟输出
该M1010-01提供一个差分LVPECL输出
对
FOUT
。 PECL和LVDS产品选项
可用;咨询厂家。
M
3 8
通讯模块
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电路
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外部环路滤波器
为了提供稳定的PLL操作， M1010-01要求
使用外部环路滤波器。这是通过执行
连接外部无源元件的装置
如下面的图4所示。
该M1010-01利用差分模拟信号路径
以最小化来自系统的噪声耦合。由于
由此，环路滤波器的实现需要两个相同的
互补的RC滤波器，如下图所示。
R
环
C
环
R
POST
C
POST
C
POST
R
环
OP_IN
4
9
M1010-01
VCSO B
ASED
C
LOCK
J
伊特尔
A
TTENUATOR
初步信息
PLL带宽是受了“M”的值和
“ MFIN ”的值，以及所述VCSO的频率。
各
SEL1 ： 0
设置可用于积极
改变在给定应用的PLL环路带宽。看
在皮克： “ SEL2 0查找表（ LUT ） ” 。 3 。
见表5 ，举例环路滤波器组件
值M1010-01-155.5200 ，在页。 4 。
PLL仿真工具可用
免费的PC软件应用程序可在ICS网站
（ www.icst.com ） 。在M2000时序模块的PLL
模拟器是一个可下载的应用程序，模拟
PLL抖动和漂移转移特性。这
使用户能够设定适当的外部环
在一个给定的应用程序组件的值。
VC
6
7
C
环
OP_OUT
8
5
R
POST
nOP_OUT
雷士
nOP_IN
图4 ：外部环路滤波器
对于M1010-01-155.5200例如环路滤波器元件值
1
VCSO参数：K
VCO
= 200kHz的/ V ，R
IN
= 2050kΩ VCSO带宽= 700kHz的。
,
设备CON组fi guration
（兆赫）
例如外部环路滤波器元件值
标称性能使用这些值
F
REF
F
VCSO
（兆赫）
MFIN
M，R
R回路
2
价值
1
2
1
118.0
k
118.0
k
59.0
k
59.0
k
118.0
k
40.2
k
59.0
k
76.8
k
空调回路
1.0
F
22.0
F
1.0
F
2.2
F
2.2
F
1.0
F
1.0
F
2.0
F
后
后
19.44
155.52
8
100
k
200
k
100
k
100
k
200
k
40.2
k
100
k
200
k
1000
pF
1000
pF
1000
pF
1000
pF
1000
pF
1000
pF
1000
pF
1000
pF
PLL环路阻尼
通带峰值
带宽因子振幅@中心
（ dB）的
频率
.
6.5
0.05
10
Hz
270
Hz
134
Hz
610
Hz
267
Hz
134
Hz
740
Hz
267
Hz
180
Hz
6.8
6.5
6.8
6.8
6.3
6.8
6.3
0.04
0.05
0.04
0.04
0.05
0.04
0.05
4
Hz
20
Hz
10
Hz
10
Hz
20
Hz
10
Hz
8
Hz
77.76
155.52
2
2
8
1
155.52
155.52
1
4
8
表5 ：示例环路滤波器元件值的M1010-01-155.5200
注1 ：K
VCO
， VCSO带宽，男分频器值和外部环路滤波器元件值确定环路带宽，阻尼因子，
和通带峰值。对于PLL模拟软件，去www.icst.com 。
注2 ：对于循环定时应用，为“ MFIN ”的产品推荐值X “M”是8或更高。
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M1010-01
VCSO B
ASED
C
LOCK
J
伊特尔
A
TTENUATOR
初步信息
A
BSOLUTE
M
AXIMUM
R
ATINGS1
符号参数
等级
单位
V
I
V
O
V
CC
T
S
输入
输出
电源电压
储存温度
-
0.5
到V
CC
+
0.5
-
0.5
到V
CC
+
0.5
4.6
V
V
V
o
C
-
45
到+
100
表6 ：绝对最大额定值
注1 ：超出上述绝对最大额定值强调可能会造成永久性损伤
装置。这些评价只强调规范。产品在这些条件下的功能操作
或者超出任何条件操作推荐条件，直流特性，或上市
交流特性是不是暗示。暴露在绝对最大额定值条件下长时间
可能会影响产品的可靠性。
R
ECOMMENDED
C
作者ONDITIONS
O
PERATION
符号参数
民
3.135
典型值
3.3
最大
3.465
单位
V
CC
T
A
正电源电压
工作环境温度
广告
产业
V
o
C
o
0
-40
+
70
+
85
C
表7 ：操作条件推荐
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