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LSI402ZX

电路板设计

注意事项

应用说明

介绍

参考文献：

电源

3.1

电源排序

主机接口

4.1

一般使用

4.2

通过HPI接口加载代码

串行端口

未使用的片选线的中断信号

XBUS实现

董事会Bringup注意事项

科幻居雷什

锁相环滤波电路

FET开关的3.3V电压轨

HPI系列终端

串行端口连接

DCS0N行的例子作为中断源

修订历史

2002年7月 - 原创

DB06-000426-00

2002年7月

1第8

1引言

实施LSI402ZX在PC板上需要系统设计者

需要考虑的一些问题：系统接口，电源，时钟

源。本应用笔记介绍了一些基本的项目应

设计一个LSI402ZX部分成一个系统时予以考虑。

2引用

EB402评估板用户指南

LSI402ZX数字信号处理器用户手册

接口Macraigor的Corelis公司和模拟器的

LSI402ZX / LSI403Z应用笔记

3电源

该LSI402ZX需要三个独立的电源： 1.8V的

内部工作电压， 3.3V的外部接口信号，并且

1.8V的内部PLL 。 PLL需要隔离的1.8V电源和

地降低噪音。

所有这三个电压轨应适当分离。在LSI402ZX ，

每个轨道通常会有三种类型的去耦电容的：一

大（ 10uF的）大容量电容，中型（一个0.1uF ）和小（ 0.01uF的）帽。这些

电容应尽可能靠近电源/接地对地

围绕整个部分。

在PLL 1.8V轨可以通过衍生自所述处理器1.8V轨

使用一个简单的电感滤波器的。一个电感器10uH与去耦电容

一般苏夫连接CE 。一个单独的接地信号，建议为

PLL，具有与主接地平面的连接。

图1

显示了

说明一个简单的滤波器电路。

2第8

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LSI402ZX板设计注意事项

2002年7月

图1

1.8V VDD

锁相环滤波电路

10 uH容

PLL VDD

1 uF的

0欧姆

PLL GND

电源去耦的例子，请参考原理图

在EB402手册。

3.1电源排序

该LSI402ZX是建立在建议的1.8V技术

要施加的内部工作电压之前， 3.3V的IO电压是

应用。

在情况下，从关闭的线性稳压器产生的1.8V

在3.3V时，一个简单的开关可以用来打开3.3V电源的

板上的1.8V之后的剩余部分已经达到一个稳定的电压。

图2

示出了其接通3.3V电压轨的电路的示意图

之后1.8V轨已经达到它的输出值。

该RSTN信号应启动期间保持低电平，直到电源

用品是稳定的，在系统时钟运行。至少5

应该发生的处理器时钟复位释放。当使用

内部PLL ，确定时间时考虑的PLL锁定时间

实现5个系统时钟要求。后的电源是稳定

和芯已至少有5个时钟周期， RSTN可以被释放和

处理器将开始执行指令。

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图2

3.3V IN

FET开关的3.3V电压轨

P沟道FET

3.3V输出

门槛

探测器

V3.3

1.8V注册

V1.8

LSI402ZX

4主机端口接口

该LSI402ZX有一个主机端口接口使主机处理器

阅读并经由并行接口LSI402ZX写。到主机，

界面看起来像一个简单的，异步接口，类似于一个

Flash或SRAM 。该LSI402ZX有握手FL AGS （输入缓冲器满

和输出缓冲器空），它可用于以类似的方式来

准备佛罗里达州AGS在存储装置上。

4.1常规使用

由于HPI接口是完全异步的LSI402ZX ，必须注意

被取入的设计，以确保所述控制线连接到LSI402ZX是

清洁，不允许因超调任何虚假或转换

冲。过渡高于或低于该阈值可以引起一个

无意额外的读或写，因为HPI接口是由一个触发

过渡高于阈值电压。串联终端是

建议所有三个控制信号源信号附近： CS ，

HRDN ， HWRN 。

科幻gure 3

示出的推荐的图示

串联终端。

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科幻gure 3

HPI系列终端

33欧姆

主持人

HRDN

HWRN

LSI402ZX

有的可编程逻辑部件（如FPGA），允许可调摆

利率对它们的输出信号。当这些部件被用于连接到

HPI口，该输出线的转换速率应设置为较慢的

设置，以尽量减少过冲/下冲。

如果HPI通信错误被怀疑，看看IBF和OBE

交易过程中的信号。如果这些FL AGS设置早于

预期或者停留在晚于预期，那么通信错误

由于可能发生在一个假信号在控制线之一。逻辑

分析仪可以CON连接gured对这些事件触发。

通过HPI接口4.2加载代码

HPI接口可以用来加载代码到LSI402ZX 。该

LSI402ZX用户指南描述的过程。另外两个细节可以

用于辅助该过程。

当从ROM中LSI402ZX靴，它科幻首先执行自检

序列。自检码音响nishes之后，就驱动PIO0低。该ROM

代码然后进入空闲循环，它等待要么是HPI中断或

一个JTAG调试中断。之后，在一个处理器时钟速率约5秒

为100MHz时， PIO0线逼退高的空闲任务。

此高到对PIO0线低的转换，可作为一个信号到

该LSI402ZX已准备好接受一个代码下载的主机。一旦

代码下载开始，ROM代码将不会自动设置PIO0

回高几秒钟后。 PIO0将维持低位，除非出现错误

被检测的代码下载过程，在该点它将变为高电平。

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