LSI / CSI
UL
LS7211N-7212N
（ 631 ） 271-0400传真（ 631 ） 271-0405
2009年7月
LSI计算机系统有限公司1235惠特曼路，梅尔维尔，纽约州11747
A3800
产品特点：
8位可编程延迟从微秒到数天
片上振荡器（ RC或晶体）或外部时钟时基
可选的预分频器的实时延迟产生的基础
在为50Hz / 60Hz的时基或32,768Hz手表晶体
四种工作模式
复位输入延迟中止
低静态电流和工作电流
直接驱动继电器
+ 3V至+ 18V的操作（V
DD
- V
SS
)
LS7211N ， LS7212N
（ DIP ） ;
LS7211N -S LS7212N -S
（ SOIC ）
-
见图1
-
可编程数字延时定时器
引脚分配 - 顶视图
1
2
3
18 TRIG
17 WB0
16 WB1
A
B
V
DD
(+V)
RC / CLOCK
RCS / CLKS
PSCLS
RESET
V
SS
(-V)
OUT
LSI
LS7211N
4
5
6
7
8
9
15 WB2
14
WB3
13 WB4
12 WB5
11 WB6
10 WB7
描述：
该
LS7211N
和
LS7212N
是CMOS集成电路的
生成数字可编程延迟。该延迟是CON-
WB7 ，中联 - 由8个二进制加权输入， WB0受控
与所施加的时钟或振荡器的频率。编程
时间延迟表现在延迟输出（OUT ），其功能
通过模式选择输入选择的操作模式和灰
A和B ：单次触发，延迟操作，延迟释放或双
延误。的时间延迟被触发的过渡发起
输入（ TRIG ） 。
I / O描述：
模式选择输入A & B
（引脚1 & 2 ）
在4种工作模式由输入A和B选择
根据表1中
表1.模式选择
A
0
0
1
1
B
0
1
0
1
模式
单次（ OS ）
延迟操作（ DO ）
延迟释放（ DR ）
双延迟（ DD）的
A
B
V
DD
(+V)
XTLI / CLOCK
XTLO
PSCLS
RESET
V
SS
(-V)
OUT
1
2
3
4
5
6
7
8
9
18 TRIG
17 WB0
16 WB1
15 WB2
14 WB3
13 WB4
12 WB5
11 WB6
10 WB7
图1
LSI
LS7212N
每路输入都有约500KΩ内部上拉电阻。
单次触发模式（ OS ）
在触发输入一个正跳变输出到开关
低，无延迟，启动延时定时器。在该结束
编程的延迟超时， OUT切换高。如果延迟时间
出过程中，当一个正向翻转发生在触发
输入时，延时定时器将重新启动。在负跳变
的触发输入无效。
延迟操作模式（ DO ）
在触发输入端的上升沿启动延时定时器。在
延迟超时结束时，OUT变低。负
在触发输入转换导致OUT无需切换高
延时。 OUT为高时触发低。
7211N-07209-1
延迟释放模式（ DR ）
在触发输入端的负跳变启动延时时序
呃。在延迟超时结束时，OUT切换高。一
在触发输入阳性变导致输出到开关
低刻不容缓。输出为低电平时触发高。
双延迟模式（ DD ）
在触发输入的正或负跳变开始
延时定时器。在延时超时， OUT的结束
切换到逻辑状态，这是触发的逆
输入。如果延迟超时正在进行时的过渡
发生在触发输入，延时定时器将重新启动。
定时器的复位输入
（ RESET ，引脚7 ）
当RESET输入开关高，任何正在进行的超时
被中止， OUT切换高刻不容缓。与RE-
设置为高电平，输出仍然很高。当RESET开关低
与TRIG低在任何模式下，输出仍然很高。当RE-
SET开关与低TRIG高延迟和操作
双延迟模式中，延迟计时器被启动，并输出
开关低的延迟超时结束。当RE-
SET开关与低TRIG高延迟释放
模式， OUT变低刻不容缓。当RESET
LS7211N时基输入
（ RC / CLOCK ，引脚4 ）
为
LS7211N,
基本的定时信号施加于RC /
开关与低TRIG高的单次触发模式，重新OUT
时钟输入。该时钟可以从任一个EX-提供
电源高。 RESET输入具有内部上拉下拉电阻
外部源中或由CON-的内部振荡器产生的
约500kΩ的，并且是由一个施密特触发器缓冲至
提供输入迟滞。
necting的R-C网络到该输入端。
振荡的频率由下式给出
1/RC.
芯片用于─
V
SS
（ -V ，引脚8 ）
芯片的振荡容限是钢筋混凝土的固定值的± 5 ％ 。
电源电压的负端子或接地。
最小电阻R
民
= 4000, V
DD
= + 4V
= 1200, V
DD
= +10V
延时输出
（ OUT ，引脚9 ）
= 600, V
DD
= +18V
除了在单次转换模式，使用或不使用交换机
外部时钟模式通过施加一个逻辑低电平延迟（取决于模式）在逆相对于所述逻辑
对RCS / CLKS输入引脚（引脚5 ） ;内部振荡器模式是TRIG输入电平。在单次转换模式，定时低
级处产生输出，响应于一个肯定的跃迁
通过施加高电平到RCS / CLKS输入选择。
化的触发输入。
LS7212N时基输入
（ XTLI / CLOCK ，引脚4 ）
为
LS7212N,
基本的定时时钟被施加到XLTI /
加权位输入
（ WB7到WB0 ，引脚10 - 17 ）
无论从外部时钟源或通过WB7 gener-输入WB0时钟输入的二进制加权延迟位
ated由内部晶体振荡器通过连接用于根据下编程的延迟的结晶
关系：
之间XTLI /时钟输入和输出XTLO （引脚5 ） 。
触发输入
（ TRIG ，引脚18 ）
在触发输入的过渡会导致输出与切换或
无延迟，这取决于所选择的模式。在TRIG IN -
放至OUT过渡关系始终是在极性相反，
除单次转换模式。 （见模式定义
以上。 ） TRIG输入有内部下拉电阻
约50万
并通过施密特触发器缓冲以提供
输入迟滞。
单次触发方式：脉冲宽度= SW
LS7211N时基选择输入
（ RCS / CLKS ，引脚5 ）
为
LS7211N,
在引脚4的外部时钟操作SE-
通过应用逻辑低到RCS / CLKS输入进行选择。在 -
选择与RC定时在引脚4 ternal振荡器选项，所有其他模式：延时= SW + 0.5
高电平时，将在RCS / CLKS输入。 RCS / CLKS IN-
其中：
放有大约500kΩ的内部下拉电阻。
S =预分频因子（见表2 ）
在引脚4 =时基频
LS7212N时基输出
（ XTLO ，引脚5 ）
为
LS7212N,
当一个晶体，用于产生时间W = WB0 + WB1 + ....... WB7
基地振荡，晶体连接XTLI之间/
该加权系数W是由代入所计算的
时钟和XTLO引脚。
上述等式为W，对于所有的WB的加权值
输入是为逻辑高电平。对于加权值
预分频器选择输入
（ PSCLS ，引脚6 ）
该PSCLS输入是三态输入，即选择的白平衡输入中的一个示于表3.各WB输入有一个IN-
约500KΩ ternal下拉电阻。
根据表2 3预分频因子。
表2分频因子选择
PSCLS输入
逻辑电平
FL燕麦
V
SS
V
DD
S（预分频因子）
LS7211N
LS7212N
1
1
3,000
32,768
3,600
32,768x60
表3位加权
位
WB0
WB1
WB2
WB3
WB4
WB5
WB6
WB7
V
DD
（ + V ，引脚3 ）
电源电压的正极。
价值
1
2
4
8
16
32
64
128
中的单元使用的3000和3600 ，延迟的预分频因子
分钟就可以从50Hz和60Hz行源产生。
32,768和32,768 ×60的预分频因子可以用来
生成以秒和分钟为单位精确的延迟，
分别从32kHz时钟晶体。
7211N-062209-2
t
0
时钟
TRIG
A，B
t
3
WB0-WB7
OUT
t
2
A = 0 ， B = 1 ，延时运营
编程的延迟
t
4
t
1
t
1
即时发布
注： 1 。
TRIG输入由外部时钟的下降沿移入。
注2 。
输入A ， B和WB0 - WB7只进行采样以TRIG输入转换，而忽视在其他时间。
注3 。
输出由外部时钟的上升沿切换。
图3.输入/输出时序
TRIG
RESET
OUT （OS）的
输出（ DO）的
OUT （ DR ）
OUT （ DD）的
G
A
B
E
H
D
C
F
A.
导通延迟DO和DD模式;脉冲宽度在操作系统模式。
B.
关断延迟DR和DD模式。
C.
脉冲宽度被重新触发的操作系统模式扩展。
在DO和DD模式没有影响，因为触发切换回之前的低导通延时超时。
D.
关断延迟在DR模式。
E.
导通延迟DO和DD模式;脉冲宽度在操作系统模式。
F.
没有效果的，因为触发的切换回对面的水平DO ， DR和DD模式。
G.
超时中断和OUT力高了RESET 。
H.
清除复位后， OUT切换到TRIG的极性相反
立即（ DR ）或超时后（ DO ， DD ） 。没有影响的操作系统。
与触发，输出和复位图4.模式插图
7211N-061906-5
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