LSI / CSI
UL
LS7211-7212
（ 631 ） 271-0400传真（ 631 ） 271-0405
1997年6月
LSI计算机系统有限公司1235惠特曼路，梅尔维尔，纽约州11747
A3800
可编程数字延时定时器
产品特点：
8位可编程延迟从纳秒到数天
片上振荡器（ RC或晶体）或外部时钟时基
可选的预分频器的实时延迟产生的基础
在为50Hz / 60Hz的时基或32.768kHz的时钟晶体
四种工作模式
复位输入延迟中止
低静态电流和工作电流
直接驱动继电器
+ 4V至18V +操作（V
DD
-V
SS
)
LS7211 / LS7212 （ DIP ） ， LS7211 -S / LS7212 -S （ SOIC ） - 参见图1
描述：
该LS7211 / LS7212是单片CMOS集成税务局局长
cuits用于生成数字可编程延迟。 DE-的
业外人士是由8个二进制加权的输入， WB0 - WB7 ，在控制
与所施加的时钟或振荡器的频率配合使用。
编程的时间延迟表现在延迟
输出（OUT）的操作模式的功能选择
通过模式选择输入A和B ：单次触发，延迟
操作，延迟释放或双延迟。时间延迟是
在触发输入（ TRIG ）的过渡启动。
I / O描述：
模式选择输入（A &B ，引脚1 & 2 ）
在4种工作模式由输入A和B选择
根据表1中
表1.模式选择
A
0
0
1
1
B
0
1
0
1
模式
单次（ OS ）
延迟操作（ DO ）
延迟释放（ DR ）
双延迟（ DD）的
A
B
V
DD
(+V)
RC / CLOCK
RCS / CLKS
PSCLS
RESET
V
SS
(-V)
OUT
1
2
3
18
17
16
引脚分配 - 顶视图
TRIG
WB0
WB1
WB2
WB3
WB4
WB5
WB6
WB7
LSI
LS7211
4
5
6
7
8
9
15
14
13
12
11
10
A
B
V
DD
(+V)
XTLI / CLOCK
XTLO
PSCLS
RESET
V
SS
(-V)
OUT
1
2
18
17
16
15
14
13
12
11
10
TRIG
WB0
WB1
WB2
WB3
WB4
WB5
WB6
WB7
3
4
5
6
7
8
9
LSI
LS7212
图1
每路输入都有约500KΩ内部上拉电阻。
单次触发模式（ OS ）
在触发输入一个正跳变到OUT
转低，无延迟，启动延时定时器。在
编程的延时超时结束， OUT切换高。
如果延迟超时正在进行时正跳变
发生在触发输入，延时定时器将重新启动。
在触发输入一个负的过渡没有任何效果。
延迟操作模式（ DO ）
在触发输入端的上升沿开始延时时序
呃。在延迟超时结束时，OUT变低。一
在触发输入的负跳变输出到开关
高刻不容缓。 OUT为高时触发低。
7211-041700-1
延迟释放模式（ DR ）
在触发输入端的负跳变启动延时时序
呃。在延迟超时结束时，OUT切换高。一
在触发输入阳性变导致输出到开关
低刻不容缓。输出为低电平时触发高。
双延迟模式（ DD ）
在触发输入的正或负跳变开始
延时定时器。在延时超时， OUT的结束
切换到逻辑状态，这是触发的逆
输入。如果延迟超时正在进行时的过渡
发生在触发输入，延时定时器将重新启动。
触发输入（ TRIG ，引脚18 ）
在触发输入的过渡会导致输出与切换或
无延迟，这取决于所选择的模式。在TRIG
输入到输出转换关系始终是相反的宝
larity ，除单次转换模式。 （见模式
上面的定义。 ） TRIG输入具有内部上拉下来再
约500KΩ和体管是由施密特触发器缓冲
提供输入滞后。
LS7211时基输入（ RC / CLOCK ，引脚4 ）
对于LS7211 ，基本定时信号被施加在所述RC /
时钟输入。该时钟可以从任一个EX-提供
外部源中或由CON-的内部振荡器产生的
necting的R-C网络到该输入端。
振荡的频率由下式给出
1 / RC 。
芯片用于─
芯片的振荡容限是钢筋混凝土的固定值的± 5 ％ 。
最小电阻R
民
= 4000, V
DD
= + 4V
= 1200, V
DD
= +10V
= 600, V
DD
= +18V
外部时钟模式通过施加逻辑低
对RCS / CLKS输入引脚（引脚5 ） ;内部振荡器模式
选择通过施加高电平到RCS / CLKS输入。
LS7212时基输入（ XTLI / CLOCK ，引脚4 ）
对于LS7212 ，基本定时时钟被施加到XLTI /
无论从外部时钟源或gener-时钟输入
ated由内部晶体振荡器连接晶体
之间XTLI /时钟输入和输出XTLO （引脚5 ） 。
LS7211时基选择输入（ RCS / CLKS ，引脚5 ）
对于LS7211 ，在引脚4的外部时钟操作SE-
通过应用逻辑低到RCS / CLKS输入进行选择。该
选择与RC定时器引脚在4个内部振荡器选项
通过应用逻辑高在RCS / CLKS输入。 RCS / CLKS
输入具有约500KΩ内部下拉电阻。
LS7212时基输出（ XTLO ，引脚5 ）
对于LS7212 ，当使用的是晶体，用于产生时间
基地振荡，晶体连接XTLI之间/
时钟和XTLO引脚。
预分频器选择输入（ PSCLS ，引脚6 ）
该PSCLS输入是一个三态输入，它选择之一
根据表2 3预分频因子。
表2分频因子选择
PSCLS输入
逻辑电平
FL燕麦
低
高
S（预分频因子）
LS7211
LS7212
1
1
3000
32768
3600
32768x60
定时复位输入（ RESET ，引脚7 ）
当RESET输入开关高，任何正在进行的超时
被中止， OUT切换高刻不容缓。与RE-
设置为高电平，输出仍然很高。当RESET开关低
与TRIG低在任何模式下，输出仍然很高。当RE-
SET开关与低TRIG高延迟和操作
双延迟模式中，延迟计时器被启动，并输出
开关低的延迟超时结束。当RE-
SET开关与低TRIG高延迟释放
模式， OUT变低刻不容缓。当RESET
开关与低TRIG高的单次触发模式，重新OUT
电源高。 RESET输入具有内部上拉下拉电阻
约500KΩ 。
V
SS
（ -V ，引脚8 ）
电源电压的负端子或接地。
延时输出（ OUT ，引脚9 ）
除了在单次转换模式，使用或不使用交换机
延迟成反比关系（依赖于模式）与逻辑
的触发输入端的电平。在单次转换模式，定时低
级处产生输出，响应于一个肯定的跃迁
化的触发输入。
加权位输入（ WB7要WB0 ，销10 - 17 ）
通过WB7输入WB0是二进制加权的延迟位
使用根据以下方案的延迟
关系：
单次触发方式：脉冲宽度= SW
所有其它模式：延时= SW + 0.5
其中：
S =预分频因子（见表2 ）
在引脚4 =时基频
W = WB0 + WB1 + ....... WB7
该加权系数W是由代入所计算的
上述等式为W，对于所有的WB的加权值
输入是为逻辑高电平。对于加权值
WB输入示于表3.各WB输入有一个IN-
约500KΩ ternal下拉电阻。
表3位加权
位
WB0
WB1
WB2
WB3
WB4
WB5
WB6
WB7
价值
1
2
4
8
16
32
64
128
中的单元使用的3000和3600 ，延迟的预分频因子
分钟就可以从50Hz和60Hz线生产sourc-
ES 。可以使用的32768和32768 ×60的预分频因子
以产生在几秒钟和采矿单位准确的延迟
犹特人，分别从32kHz时钟晶体。
V
DD
（ + V ，引脚3 ）
电源电压的正极。
7211-102097-2
t
0
时钟
t
1
TRIG
t
2
A，B
t
3
WB0-WB7
OUT
A = 0 ， B = 1 ，延时运营
编程的延迟
t
4
t
4
t
1
即时发布
注： 1 。
TRIG输入由外部时钟的下降沿移入。
注2 。
输入A ， B和WB0 - WB7只进行采样以TRIG输入转换，而忽视在其他时间。
注3 。
输出由外部时钟的上升沿切换。
图3.输入/输出时序
TRIG
F
RESET
OUT （OS）的
C
输出（ DO）的
OUT （ DR ）
D
OUT （ DD）的
G
A
B
E
H
A.
导通延迟DO和DD模式;脉冲宽度在操作系统模式。
B.
关断延迟DR和DD模式。
C.
脉冲宽度被重新触发的操作系统模式扩展。在DO和DD模式没有影响，因为触发切换回低
之前导通延时超时。
D.
关断延迟在DR模式。
E.
导通延迟DO和DD模式;脉冲宽度在操作系统模式。
F.
没有效果的，因为触发的切换回对面的水平DO ， DR和DD模式。
G.
超时中断和OUT武力RESET高。
H.
清除复位后， OUT切换到TRIG立即（ DR ）的逆极性或超时后，
（ DO ， DD ） 。没有影响的操作系统。
与触发，输出和复位图4.模式插图
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