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最低的

动力

10G

SERDES

2004年8月

XPIO 110GXS

完全集成的10Gbps

串行器/解串器设备

数据表

特点

■

概述

该XPIO 110GXS是一个完全集成的10 Gbps seri-

串行化器/解串器专为高速

需要非常低的功率预算的交换机和路由器

并且占地面积小为好。围绕10 Gbps的

速度， XPIO 110GXS是一个多功能的芯片，该芯片

能够在各种标准中的处理的应用程序，

如OC -192 （ 9.95 Gbps）的和10GE （ 10.31 Gbps）的。

片上低抖动PLL生成所有需要的时钟

基于外部参考时钟的1/16或1/64频

该串行数据速率，这是622.08兆赫或昆西

155.52兆赫，分别为OC-192的应用程序。一

集成限幅放大器呃允许放置位置的灵活性

精神疾病和降低的比特错误率（BER）。

制作与国家的最先进的CMOS技术，

XPIO 110GXS进行了所有必要的功能

串行至并行和并行到串行的转换，并

消耗的功率消耗的不到三分之一

通过比较常规的SiGe的Bi -CMOS的设计。

单芯片解决方案SERDES

集成的发送器和接收器

连续串行操作范围

9.95 Gbps至10.31 Gbps的

并行LVDS数据范围从622 Mbps到

644 Mbps的

低功耗（ 800 mW的典型值）

执行16 ： 1串行1:16

反序列化

嵌入式限制放大器增强器

接收器灵敏度

低抖动PLL时钟发生器

片上时钟数据恢复电路

片上FIFO脱钩发送时钟

位顺序交换了10GE业务

可编程的4相LVDS时钟输出

为简化系统设计

重复串行数据输出

线路环回，诊断环回，并

同时环回模式

频率锁定报警输出

可编程差分输出摆幅在

这两个串行驱动器和并行LVDS驱动器

1.3V内核电压和2.5V的I / O电压

支持10GE （ 10千兆以太网），

OC -192 ， XFP ， XSBI和SFI -4.1接口

269针FL IP芯片BGA （ 15 ×15毫米的机身

尺寸，0.8毫米间距）

-40到85° C的工作温度

概观

该XPIO 110GXS主要由paral-块

LEL至串行和串行至并行的功能加上系统

时序。低压差分信号（ LVDS ）是

用于并行信号的输入和输出，而电流

模式逻辑（ CML）的用于串行传输和

接待。限幅放大器器被设计到芯片

提高串行接收机的灵敏度。系统定时

块由时钟乘法器单元（ CMU ）， LVPLL

（ LVDS接口时序相位锁定回路）和CDR

（时钟数据恢复）的单位，其产生的时钟

该芯片。图1显示了XPIO 110GXS芯片块

图。

表1. XPIO 110GXS支持的协议

设备

XPIO 110GXS

支持的标准

OC-192

10GE

数据速率

9.95 Gbps的

10.31 Gbps的

2004莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌

或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不另行通知。

www.latticesemi.com

xpio110_08

莱迪思半导体公司

图1. XPIO 110GXS框图

XPIO 110GXS数据表

RX_LOS_POL

LB_LVDS_Enb

RX_LV_EN

RX_CLK

RX_D_LV_P[0]

RX_D_LV_N[0]

RX_D_LV_P[15]

RX_D_LV_N[15]

RX_CK_LV_P

RX_CK_LV_N

RX_LV_CKDLY [1 ：0]的

SC_LV_ISET [1 ：0]的

解串器

1:16

解复用

时钟

数据

恢复

LVDS

产量

位

订单

逻辑

RX_LOS

RX_REF_CK_Enb

RX_REF_CK_P

RX_REF_CK_N

REF_CK_P

REF_CK_N

RX_D_RP_Enb

RX_D_RP_P

RX_D_RP_N

SC_LOCK_DIFF [1 ：0]的

RX_FILT_EXT_P

RX_FILT_EXT_N

RX_LOCK

RX_LOCK2REFb

串行

数据

SC_LSB1STb

限制

扩音器

RX_D_P

RX_D_N

REF_CK_SEL

CK622OUT_P

CK622OUT_N

LB_P622_Enb

TX_D_LV_P[0]

TX_D_LV_N[0]

TX_D_LV_P[15]

TX_D_LV_N[15]

位

订单

逻辑

CMU 622

OUT

TX_CP_ISET [1 ：0]的

时钟

倍增器

单位

TX_CK622_PA [1 ：0]的

TX_LOCK

TX_FILT_EXT_P

TX_FILT_EXT_N

CK622OUT_SEL

LVDS

输入

TX_CLK

FIFO_WRITE_CK

FIFO

串行器

16 ： 1多路复用器

TX_LV_PLLBPb

FIFO_RD_CK

TX_FIFO_INIT

TX_FIFO_ERR

TX_CK_LV_P

TX_CK_LV_N

TX_CK_LV_PA [1 ：0]的

TX_CK_LV_SEL

LVPLL

TX CML

司机

TX_D_P

TX_D_N

TX_D_EN

TX_CML_ISET [1 ：0]的

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XPIO 110GXS数据表

该XPIO 110GXS分成发射机部分和一个接收机部分。主要业务由执行

该芯片有：

发送器操作

1.低抖动时钟发生器通过时钟乘法器单元（ CMU ）

2. 16位LVDS并行数据输入

3.并行到串行的转换

10Gbps的慢性粒细胞白血病的串行数据输出

接收器操作

1. CML串行输入到一个极限扩增fi er

2.时钟和数据恢复

3.串行到并行转换

4. 16位LVDS并行数据输出，具有同步时钟输出

5.内置LVDS线路环回，和LVDS诊断环回模式进行测试和网络诊断

功能说明

该XPIO 110GXS收发器是一款低功耗，低抖动和完全集成的串行器/解串器芯片。它的工作

在9.95-10.31 Gbps的数据速率范围内，执行所有必要的并行至串行和串行到并行转换

sions 。该芯片是适合使用的OC- 192和10GE的应用程序。串行I / O接口采用CML标

准而高速并行的低I / O是基于LVDS标准。这些标准都符合两种

光接口论坛的SFI- 4标准和10GE的XSBI标准。该LVDS并行I / O ，可直接

连接到多标准-协议（MSA） 300系统。

为了适应OC- 192和万兆以太网的位阶不同， XPIO 110GXS提供位的能力

交换。呈现在TX_D_LV_P / N [15]或MSB的数据被发送音响首先，接着为了通过

TX_D_LV_P / N [ 14] TX_D_LV_P / N [0] SC_LSB1STb未连接或连接到一个逻辑高电平时。

TX_D_LV_P / N [0]或LSB被发送音响首先接下来依次是TX_D_LV_P / N [1] TX_D_LV_P / N [15]当

SC_LSB1STb被连接到一个逻辑低电平。并行接收总线镜子这种行为。该SC_LSB1STb不整合

连接的，或者逻辑高电平，收到的第一个连接的串行位被呈现在RX_D_LV_P / N [ 15 ] 。相反的科幻RST位

收到的呈现在RX_D_LV_P / N [ 0 ]时SC_LSB1STb被拉低。

发射机

发射机执行的序列化的过程中， 16位并行的LVDS数据流转换为串行数据

流下，在大约10 Gbps的数据速率。发射机由一个LVDS数据接收机，一个FIFO ，一个16 ：1的seri-

串行化器，低抖动的CMU ，和一个10Gbps的输出数据驱动器。

LVDS数据接收机

本文档中的输入和模拟引脚分配和说明表显示16 LVDS差分

数据输入对（ TX_D_LV_P / N [15： 0]）。加在发送数据对数据对齐到LVDS输入时钟

（ TX_CK_LV_P / N）时，它可以是1/ 16号或1 /第32次的发送数据速率（ 622.08或311.04名义上为OC-

192 ）。时钟速率通过TX_CK_LV_SEL引脚的有效或无效置地选择。图13

介绍了LVDS数据关系到LVDS输入时钟。

LVDS输入接收器转换成LVDS信号CMOS信号。所转换的信号被锁存的基础上

即从TX_CK_LV_P / N个输入时钟通过一个锁相回路（ LVPLL ）产生的内部时钟。在

为了达到最佳的锁存时序，内部时钟和TX_CK_LV_P / N之间的相位关系

时钟可以由编程TX_CK_LV_PA调节[1：0 ] 。 LVDS的锁相环还可以通过断言绕过

该TX_LV_PLLBPb销，这是在一些应用中需要的特征的。当LVPLL被绕过它是由

系统设计人员来管理TX_CK_LV_P / N输入。

发送FIFO

一个16位宽， 8字深的FIFO设计成XPIO 110GXS从串行分离的LVDS时钟

传输时钟。此外，在FIFO也改善了耐受性的FIFO之间的微小的相位差

写时钟和读时钟由于相位偏移和相位漂移。

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XPIO 110GXS数据表

该FIFO电路表示了通过确认TX_FIFO_ERR高溢流或在溢流状态。该

TX_FIFO_ERR只提供了一个溢流或在溢流状态信息。它并不表示其

两个事件实际发生。期间的时间时TX_FIFO_ERR信号被断言时， TX_D_P / N的周期

标签切换以恒定的速率。这防止了AC耦合电容器变得阻塞电容器。

发送FIFO的读写指针可以断言TX_FIFO_INIT引脚为高电平来recentered 。因此，一个

方法来自动recenter FIFO的读/写指针后TX_FIFO_ERR被断言被连接

TX_FIFO_INIT和TX_FIFO_ERR在一起。

FIFO的读/写指针重新集中后：

上电复位设备电源

发送复位（断言RESET_TXb低）

CMU PLL失锁

序列化

从FIFO输出的数据总线供给16：1的序列化器，以产生9.953 Gbps的（ OC-192速率）的数据流。

高速时钟（ TX_CLK ）是由CMU产生的低抖动时钟。该串行器使用TX_CLK时钟

出高速数据。

TX CML驱动器

依次串行数据流成为输入到差分高速CML的数据驱动器。该TX_D CML驱动器

结合在P和N个分支内部的50欧姆的终端电阻用于阻抗匹配

PCB传输线。 CML的输出可能需要AC耦合（如图5）。 CML的输出电流

驾驶者可以使用两个CON组fi guration销， TX_CML_ISET调节[1：0 ] 。这些CON组fi guration引脚用于到平衡

ANCE的功耗和性能。

在正常操作中，在LVDS TX的输入提供的数据大约需要9个时钟中转的各种

之前的逻辑块被发表在TX CML驱动器输出。

时钟乘法器单元（ CMU ）

CMU板包括一个差动PLL，它能够产生一个非常低的抖动的串行时钟的。时钟根儿

ated通过一个基准时钟（ REF_CLK_P / N）在1/16

或1/64

的数据传输速率（这是一个公称

应受622.08或155.52 MHz的频率OC -192的数据速率）。这个参考时钟必须从一个差分生成

晶体振荡器具有小于± 20ppm的用于SONET应用更好的频率精度。

在CMU锁相环可以提供一个相位可变并行数据速率时钟（ CK622OUT_P / N），也就是1/16

发送

数据速率时钟其它设备或系统。的CK622OUT_P / N输出符合LVDS信号特定网络钙

系统蒸发散。使用TX_CK622_PA [1：0 ] CON组fi guration销，相位可以在T / 4的增量进行调节，其中T是

周期时钟的并行接口。

接收器

限制扩增fi er

该XPIO 110GXS 10 Gbps的CMOS接收器集成了一个高度敏感的限制扩增fi er 。该XPIO 110GXS还

实现了扩增fi er偏移补偿技术，结合工作与限制扩增fi er来

实现卓越的扩增fi er输入灵敏度。萨夫音响cient增益被设计成限制性扩增fi er检测峰到

峰值差分输入小到50mV的。这种衰减的信号可以被正确检测和放大器编到饱和

化。

时钟和数据恢复（ CDR ）

一种在接收器中的最关键电路是时钟和数据恢复（CDR）块。该CDR块提取

从进入高速，非归零（ NRZ）数据和时钟重新定时基于外部的数据

参考时钟。时钟嵌入到串行数据流中的提取是通过比较进行

数据的转换和外部参考时钟之间的相位关系。

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XPIO 110GXS数据表

外部参考时钟是用于CDR的块是必不可少的。参考时钟提供了两个功能：一个功能

灰被训练在CDR PLL中VCO的串行数据流频率。另一种是，以产生稳定的时钟

当所输入的串行数据是不存在的。该CDR PLL创建一个内部基准频率。参考频

昆西被监控，并且失锁时，它超出特定网络连接的阳离子被断言。

锁定检测

该XPIO 110GXS实现，监视内部时钟的频率的CDR锁定检测电路。

RX_LOCK断言每当REF_CK或RX_REF_CK是在特定网络阳离子操作。 RX_LOCK是被拉高

在某些特定网络连接的情况下牢固插入：

1.当RX_RESETb有效（即“0” ）

2.当REF_CK （或RX_REF_CK ）不存在。

3.当时钟从传入数据流恢复落在特定范围内网络教育署外

SC_LOCK_DIFF输入引脚。当恢复的时钟超出范围， RX_LOCK会释放简要地y，然后

因为它重新锁定到REF_CK （ RX_REF_CK ）被重申。这可以有效地使RX_LOCK信号来回切换

因为它试图重新获取时钟嵌入RX_D_P / N的数据输入。

反序列化

该XPIO 110GXS使用1:16多路分解器反序列化来自CDR的高速数据。解复用器

产生16位并行数据流。位顺序介绍了关于RX_D_LV_P / N [ 0..15 ] LVDS输出mir-

RORS在TX_D_LV [ 0..15 ] P / N LVDS输入的顺序。通过对CDR接收到的网络连接第一个数据位是存在于

RX_D_LV_P / N [15]当SC_LSB1STb被连接到逻辑高，且存在于RX_D_LV_P / N [0]时

SC_LSB1STb被连接到一个逻辑低电平。

LVDS数据传输器

16位并行数据和时钟通过RX_D_LV_P派出/ N [ 0..15 ]和RX_LV_CK_P / N的LVDS管脚，

分别。在RX_D_LV_P / N引脚上的数据是同步的RX_LV_CK_P / N输出引脚。数据到来

在上RX_D_P / N引脚时，需要各地网络已经时钟在RX_D_LV_P / N输出到达。的输出电流

LVDS输出可调，使用SC_LV_ISET [ 1 ： 0 ] CON组fi guration引脚。系统设计工程师可以利用这些

销，优化LVDS接收数据的性能。

XFP模块的注意事项

该XPIO110GXS的构想，并先于XFP连接特定阳离子的网络nalization实施。该implica-

这种灰是慢性粒细胞白血病的TX电压摆幅通常比在XFP MSA文档特定网络连接编更高。

该XFP MSA特定网络阳离子表示XFP模块应该接受最多为800mV输入摆幅。在实践中它

是个人XFP模块内部的架构，德网络网元的最大范围。然而，大多数XFP模块

简单地评价自己去为800mV特定网络不论阳离子的可能性，他们可能会使用超过范围

特定网络版中的XFP MSA 。

在XPIO110GXS与现有XFP模块的实际运行表明，这些仍与CML秋千操作

到默认TX_CML_ISET [1：0 ] = “11” 。为了更符合XFP连接特定阳离子的

TX_CML_ISET [1：0 ] = “01” CON组fi guration建议。这个地方从CML TX典型的输出摆幅

在650mV至1100mV输出。

环回操作

该XPIO 110GXS支持多种环回操作来提供诊断功能，并在执行援助

SONET / SDH的功能测试。

LVDS诊断环回

在LVDS的环回模式中， 16位宽度的数据被馈送到TX LVDS输入。从该XPIO 110GXS路线数据

LVDS接口发送到内部接收器接口，然后重复在LVDS接收器输出的数据。

为了使这种操作模式设置BIST_ENb = 0， LB_LVDS_ENb = 0，并且BIST_LB_SC [1：0 ] = 10 。