LMK04826B ， LMK04828B
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SNAS605 AP - 2013年3月 - 修订2013年6月
LMK0482xB
超低噪音，符合JESD204B
时钟抖动清除器与双回路锁相环
检查样品：
LMK04826B ， LMK04828B
1引言
1.1
12
特点
- 集成的低噪声晶体振荡器
电路
- 当输入时钟丢失保持模式
PLL2
- 归[ 1 Hz]中的PLL底噪声
-227 dBc的/赫兹
- 相位检测率高达155 MHz的
- OSCIN倍频器
- 两个集成的低噪声压控振荡器
50％占空比输出除法，为1 32（连
奇）
高精度数字延迟，动态可调
25 ps的一步模拟延时
多模式：双PLL ， PLL单和时钟
在0延迟选项分布
工业级温度范围： -40 85°C
3.15 V至3.45 V工作电压
封装： 64引脚QFN封装（ 9.0× 9.0× 0.8mm）的
设备
LMK04826
LMK04828
VCO0频率
1840年至1970年兆赫
2370到
2630兆赫
VCO1频率
2440至2505年兆赫
2920至3080兆赫
JEDEC JESD204B支持
超低RMS抖动和性能
- 88 FS RMS抖动（ 12 kHz至20 MHz的）
- 91 FS RMS抖动（ 100 Hz至20 MHz）的
- -162.5 dBc的/ Hz的噪声层在245.76兆赫
从PLL2 多达14个差动器时钟
- 截至7 SYSREF时钟
- 最大时钟输出频率3.1 GHz的
- LVPECL ， LVDS ， HSDS ， LCPECL
从PLL2可编程输出
从高达1缓冲VCXO /晶振输出
PLL1
- LVPECL ， LVDS ， 2xLVCMOS可编程
双回路半导体PLLatinum 锁相环结构
- PLL1
- 最多3个冗余输入时钟
自动和手动切换
模式
无中断切换和LOS
回收
GLUW \\ ' FORFN RU
干净的时钟
晶体或
VCXO
CLKin0
OSCOUT
LMX2581
PLL + VCO
0XOWLSOH FOHDQ'
时钟在不同的
频率
DCLKout12
BACKUP
参考
时钟
CLKin1
SDCLKout13
FPGA
LMK0482xB
DCLKout8 &
DCLKout10
SDCLKout9 &
SDCLKout11
DCLKout0 &
DCLKout2
ADC
DCLKout4,
SDCLKout5
SDCLKout1 &
SDCLKout3
DAC
DAC
串行器/
解串器
1
2
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
半导体PLLatinum是德州仪器的商标。
版权所有 2013年，德州仪器
PRODUCTION数据信息为出版日期。产品符合
每德州仪器标准保修条款的规范。生产
加工不一定包括所有参数进行测试。
LMK04826B ， LMK04828B
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1.2
应用
无线基础设施
数据转换器时钟
网络， SONET / SDH ， DSLAM
医疗/视频/军事/航空航天
测试与测量
1.3
描述
该LMK04820系列是业界最高性能的时钟调节器与JEDEC JESD204B
支持。
从PLL2的14个时钟输出可以被配置来驱动7 JESD204B转换器或其它逻辑
使用设备和SYSREF时钟器件。 SYSREF可以使用DC和AC耦合来提供。不
限于JESD204B应用中，每个14输出可以单独地配置为高
性能输出，传统的计时系统。
高性能结合的能力等特性，功率和性能之间的权衡，
双VCO的，动态的数字延迟，保持，无毛刺模拟延时使LMK04820
家庭的理想选择，提供灵活的高性能时钟树。
1.4
设备配置信息
间隔
NSID
参考
输入
(1)
高达3
高达3
OSCOUT （缓冲OSCIN
时钟） LVDS / LVPECL /
LVCMOS
(1)
截至1
截至1
PLL2可编程
LVDS / LVPECL / HSDS
输出
14
14
VCO0频率
1840年至1970年兆赫
2370至2630年兆赫
VCO1频率
2440至2505年兆赫
2920至3080兆赫
LMK04826BISQ
LMK04828BISQ
(1)
OSCOUT也可以是第三时钟输入， CLKin2 。
2
介绍
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1.5
功能框图和操作模式
的LMK04820系列是可用于许多不同的使用情况进行配置的柔性装置。该
以下简化框图帮助用户显示设备的不同的使用情况。
1.5.1
双PLL
图1-1
说明了典型的使用情况下， LMK04820系列中的双循环模式。在双循环模式
参考从CLKin0 ， CLKIN1 ，或CLKin2 PLL1 。外部VCXO或可调谐晶体将被用于
提供反馈的第一PLL和一个参照第二锁相环。这第一个PLL清洁与抖动
该VCXO或低成本可调谐晶体通过一个狭窄的环路带宽。该VCXO或可调晶
输出可以通过OSCOUT端口进行缓冲。 VCXO的或可调谐晶体被用作参考
PLL2 ，并且可以使用的频率倍增器倍增。内部VCO驱动多达7分频/延时
块，驱动多达14个时钟输出。
无中断开关和保持功能是可选用当输入的参考时钟丢失。
缓缴的工作原理是固定PLL1的调谐电压， VCXO或可调结晶。
另外，也可以使用外部压控振荡器代替PLL2的内部VCO的。在这种情况下，一个都不能少CLKIN是
可以作为一个参考。
PLL1
外置VCXO
或可调
水晶
外
环路滤波器
PLL2
截至1 OSCOUT
OSCOUT
OSCOUT *
外
环路滤波器
7设备
钟
DCLKoutX
DCLKoutX *
CPout1
CLKinX
CLKinX *
高达3
输入
R
相
探测器
PLL1
OSCIN
CPout2
R
输入
卜FF器
N
相
探测器
PLL2
部分
集成
环路滤波器
双
国内
压控振荡器
7块
器件时钟
分频器
DIGITAL DELAY
模拟延时
N
SYSREF
DIGITAL DELAY
模拟延时
7 SYSREF
或设备
钟
SDCLKoutY
SDCLKoutY *
LMK0482xB
1全球SYSREF分频器
图1-1 。简化功能框图双循环模式
表1-1 。双循环模式寄存器配置
场
PLL1_NCLK_MUX
PLL2_NCLK_MUX
FB_MUX_EN
FB_MUX
OSCin_PD
CLKin0_OUT_MUX
CLKin1_OUT_MUX
VCO_MUX
注册
地址
0x13F
0x13F
0x13F
0x13F
0x140
0x147
0x147
0x138
功能
选择输入到PLL1的N分频器
选择输入到PLL2 N分频器
使反馈复用
选择反馈多路复用器的输出端
断电的OSCIN口
选择其中CLKin0的输出为
执导。
选择其中CLKIN1的输出为
执导。
选择的VCO的0,1或外部VCO
价值
0
0
0
X
0
2
2
0或1
选定的值
OSCIN
PLL2_P
残
不关心，因为FB_MUX被禁用
电
PLL1
PLL1
VCO 0或1 VCO
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1.5.2
0 -DELAY双PLL
图1-2
说明了用例的级联0延迟的双循环模式。此配置不同于
决斗循环模式
图1-1
在该反馈为PLL2由时钟输出的，而不是对VCO驱动
输出。
图1-3
说明了用例的嵌套0延迟的双循环模式。该结构是相似
在决斗PLL
第1.5.1
不同之处在于反馈到所述第一PLL由一个时钟输出驱动。这
使时钟输出具有与时钟输入确定的相位关系。因为所有的时钟
输出可以一起进行同步，所有的时钟输出可以共享相同的确定性相
与时钟输入信号的关系。反馈到PLL1可以在内部连接与使用图示
CLKOUT6 ， CLKout8 ， SYSREF ，或外部使用FBCLKin （ CLKIN1 ） 。
另外，也可以使用外部压控振荡器代替PLL2的内部VCO的;但少了一个CLKIN可用
作为参考和外部0延迟反馈不可用。
PLL1
外置VCXO
或可调
水晶
外
环路滤波器
PLL2
截至1 OSCOUT
OSCOUT
OSCOUT *
外
环路滤波器
CPout1
CLKinX
CLKinX *
高达3
输入
R
相
探测器
PLL1
OSCIN
CPout2
R
输入
卜FF器
相
探测器
PLL2
部分
集成
环路滤波器
双
国内
压控振荡器
分频器
DIGITAL DELAY
模拟延时
SDCLKoutY
SDCLKoutY *
7 SYSREF
或设备
钟
DCLKoutX
DCLKoutX *
7设备
钟
N
N
7块
SYSREF
模拟延时
DIGITAL DELAY
内部或外部环回，用户可编程
LMK0482xB
1全球SYSREF分频器
图1-2 。简化功能框图级联0延迟的双循环模式
表1-2。级联的0延迟的双循环模式寄存器配置
场
PLL1_NCLK_MUX
PLL2_NCLK_MUX
FB_MUX_EN
FB_MUX
OSCin_PD
CLKin0_OUT_MUX
CLKin1_OUT_MUX
VCO_MUX
注册
地址
0x13F
0x13F
0x13F
0x13F
0x140
0x147
0x147
0x138
功能
选择输入PLL1 N分频器。
选择输入到PLL2 N分频器
启用反馈复用。
选择反馈多路复用器的输出。
断电的OSCIN端口。
选择在哪里CLKin0的输出直接。
选择在哪里CLKIN1的输出直接。
选择的VCO的0,1或外部VCO
价值
0
1
1
0，1，或2
0
0
0或2的
0或1
选定的值
OSCIN
反馈MUX
启用多路反馈
DCLKout6之间进行选择，
DCLKout8 ， SYSREF
电
PLL1
散热片或PLL1
VCO 0或1 VCO
4
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PLL1
外置VCXO
或可调
水晶
外
环路滤波器
PLL2
截至1 OSCOUT
OSCOUT
OSCOUT *
外
环路滤波器
CPout1
CLKinX
CLKinX *
高达3
输入
R
相
探测器
PLL1
OSCIN
CPout2
R
输入
卜FF器
相
探测器
PLL2
部分
集成
环路滤波器
双
国内
压控振荡器
分频器
DIGITAL DELAY
模拟延时
SDCLKoutY
SDCLKoutY *
7 SYSREF
或设备
钟
DCLKoutX
DCLKoutX *
7设备
钟
N
N
7块
SYSREF
模拟延时
DIGITAL DELAY
内部或外部环回，用户可编程
LMK0482xB
1全球SYSREF分频器
图1-3 。简化功能框图嵌套0延迟的双循环模式
表1-3
说明嵌套0延时模式。这是相同的级联之外的时钟输出的反馈
到PLL1 。在CLKIN和CLKOUT具有相同的确定性相位关系，但VCXO的相位
会不会是确定性的CLKIN或CLKouts 。
表1-3 。嵌套的0延迟的双循环模式寄存器配置
场
PLL1_NCLK_MUX
PLL2_NCLK_MUX
FB_MUX_EN
FB_MUX
OSCin_PD
CLKin0_OUT_MUX
CLKin1_OUT_MUX
VCO_MUX
注册
地址
0x13F
0x13F
0x13F
0x13F
0x140
0x147
0x147
0x138
功能
选择输入PLL1 N分频器。
选择输入到PLL2 N分频器
启用反馈复用。
选择反馈多路复用器的输出。
断电的OSCIN端口。
选择在哪里CLKin0的输出直接。
选择在哪里CLKIN1的输出直接。
选择的VCO的0,1或外部VCO
价值
1
0
1
0，1，或2
0
2
0或2的
0或1
选定的值
反馈MUX
PLL2 P
启用
DCLKout6之间进行选择，
DCLKout8 ， SYSREF
电
PLL1
散热片或PLL1
VCO 0或1 VCO
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