LMK04800系列低噪声时钟抖动清除器与双回路锁相环
2012年3月29日
LMK04800系列
低噪声时钟抖动清除器与双回路锁相环
1.0概述
该LMK04800系列是业界最高性能
时钟调节器具有超强的时钟抖动清除，一代
化，并与先进的功能分布，以满足下一个
代系统要求。双循环PLLat-
INUM 架构实现111飞秒RMS抖动（ 12 kHz至20
兆赫）使用低噪音VCXO模块或低于200飞秒RMS抖动
（12千赫到20兆赫），使用低成本的外部晶体和VAR-
演员二极管。
双回路架构包含两个高性能
锁相环（PLL） ，一个低噪声晶体振荡器税务局局长
扣器，和一个高性能的压控振荡器
（VCO） 。第一个PLL （ PLL1 ）提供了一个低噪声抖动清除器
功能，而第二锁相环（ PLL2 ）执行时钟gen-
累加器。 PLL1可以被配置为要么工作与一个外部
最终VCXO模块或集成的晶体振荡器与
外部可调晶体和变容二极管。当与使用
一个非常窄的环路带宽， PLL1采用优良特写
相位噪声压控振荡器模块（低于50 kHz的偏移量）
或可调结晶清洁的输入时钟。的输出
PLL1被用作清洁输入参考PLL2那里
锁定集成VCO 。 PLL2的环路带宽可以
优化清理远出相位噪声（偏移以上
50千赫），其中集成的VCO优于VCXO
模块或PLL1使用可调结晶。
设备
LMK04803B
LMK04805B
LMK04806B
LMK04808B
VCO频率
2040至30年兆赫
2148年至2370年兆赫
2370年至2600年兆赫
2750至3072兆赫
2.0特性
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超低RMS抖动性能
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111 FS RMS抖动（ 12 kHz至20 MHz的）
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123 FS RMS抖动（ 100 Hz至20 MHz）的
双回路半导体PLLatinum锁相环结构
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PLL1
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集成的低噪声晶体振荡器电路
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当输入时钟丢失保持模式
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自动或手动触发/恢复
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PLL2
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-227 dBc的/赫兹归[ 1赫兹] PLL底噪声
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相位检测率高达155 MHz的
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OSCIN倍频器
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集成的低噪声VCO
2个冗余输入时钟与LOS
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自动和手动切换模式
50％占空比输出除法，为1 1045 （偶数和奇数）
LVPECL ，LVDS或LVCMOS输出的可编程
高精度数字延迟，固定或动态可调
25 ps的一步模拟延时控制。
14差分输出。截至26单端。
—
截至6 VCXO /水晶缓冲输出
高达1536 MHz的时钟速率
0延时模式
上电时默认的三个时钟输出
多模式：双PLL ， PLL单，和时钟分配
工业温度范围： -40 85°C
3.15 V至3.45 V工作电压
封装： 64引脚LLP （ 9.0× 9.0× 0.8mm）的
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3.0目标应用
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数据转换器时钟/无线基础结构
网络， SONET / SDH ， DSLAM
医疗/视频/军事/航空航天
测试与测量
30102340
半导体PLLatinum 是美国国家半导体公司的商标。
三州
是美国国家半导体公司的注册商标。
2012德州仪器
301023 SNAS489I
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LMK04800系列
4.0设备配置
信息
NSID
LMK04803BISQ
LMK04805BISQ
LMK04806BISQ
LMK04808BISQ
参考输入
2
2
2
2
专用缓冲/
分OSCIN时钟
2
2
2
2
可编程LVDS /
LVPECL / LVCMOS
输出
（注
1)
12
12
12
12
VCO
2040至30年兆赫
2148年至2370年兆赫
2370年至2600年兆赫
2750至3072兆赫
注1 ：
最多4个这些输出也能够通过OSCIN时钟来驱动。
5.0功能框图和操作模式
该LMK048xx是可以用于许多不同的使用情况进行配置的柔性装置。下面的简化框图
帮助显示该用户的设备的不同的使用情况。
5.1双PLL
图1
说明了典型的使用情况下， LMK048xx的双循环模式。在双循环模式的参考PLL1要么是
CLKin0或CLKIN1 。外部VCXO或可调谐晶体将被用于提供反馈的第一PLL和一个参考
第二个PLL 。此第一PLL清洗用VCXO的或低成本的可调结晶通过使用窄的环路带宽的抖动。该VCXO
或可调谐晶体输出可以通过两个OSCOUT端口缓冲和CLKouts的任选的最多4个。该VCXO或
可调谐晶体被用作参考PLL2 ，并且可以使用的频率倍增器倍增。内部VCO驱动多达
该驱动12个时钟输出6分频/延迟块。
的保持功能是任选可用时输入的参考时钟丢失。缓缴的工作原理是固定的调谐电压
PLL1的VCXO或可调结晶。
另外，也可以使用外部压控振荡器代替PLL2的内部VCO的。
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图1.简化功能框图双循环模式
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LMK04800系列
5.2 0延时双PLL
图2
说明了用例的0延迟的双循环模式。该结构是非常相似的
5.1节双PLL
不同之处在于
反馈到第一PLL通过一个时钟输出驱动。这会导致时钟输出到具有确定的相位与时钟
输入。因为所有的时钟输出可以一起进行同步，所有的时钟输出可以是同相的时钟输入信号。
反馈到PLL1可以在内部连接如图所示，或外部使用FBCLKin （ CLKIN1 ）作为输入端口。
另外，也可以使用外部压控振荡器代替PLL2的内部VCO的。
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图2.简化功能框图0延迟的双循环模式
5.3单PLL
科幻gure 3
说明了用例的单个PLL模式。在单PLL模式只PLL2的使用和PLL1掉电。 OSCIN是
用作参考输入。内部VCO驱动多达哪个驱动12个时钟输出6分频/延迟块。在参考
OSCIN可以用来驱动多达2 OSCOUT端口。 OSCIN也可任选驱动多达4的时钟输出。
另外，也可以使用外部压控振荡器代替PLL2的内部VCO的。
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图3.简化功能框图单回路模式
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LMK04800系列
5.4 0延时单PLL
图4
说明了用例的0延迟单PLL模式。该结构是非常相似的
第5.3节单PLL
除了
该反馈到PLL2来自一个时钟输出。这会导致时钟输出是在相同的参考输入。自
所有的时钟输出可以一起进行同步，所有的时钟输出可以是同相的时钟输入信号。反馈
到PLL2可以在内部执行，如图所示，或在外部使用FBCLKin （ CLKIN1 ）作为输入端口。
另外，也可以使用外部压控振荡器代替PLL2的内部VCO的。
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图4.简化功能框图0延迟单循环
5.5时钟分配
图5
说明用于时钟分配的LMK04800 。 CLKIN1用于驱动多达哪个驱动器12除以6 /延迟块
输出。 OSCIN可以用来驱动多达2 OSCOUT端口。 OSCIN也可任选驱动多达4的时钟输出。
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图5.简化功能框图模式时钟分配
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LMK04800系列
5.6详细LMK0480x框图
图6
示出了用于该LMK0480x家族的完整LMK0480x框图。
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图6.详细LMK0480x框图
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