LM4308
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SNLS225C - 2007年8月 - 修订2013年5月
LM4308移动像素链路双（ MPL - 2 ） - 18位CPU显示接口的主/从
检查样品：
LM4308
1
特点
18位I80 CPU显示接口
支持高达640 ×480的VGA格式
差SLVS接口
双显示器支持
写和读操作支持
强大的差分物理层
400mVpp差分信号摆幅
内置100
终端电阻
低功耗
5位CRC校验数据完整性
主机和显示器之间的电平转换
低功耗的睡眠状态
3.3V容错主时钟输入姑
V的
DDIO
快速启动时间 - 1K CLK周期
1.6V至2.0V核心/模拟电源电压
1.6V至3.0V的I / O电源电压范围
描述
该LM4308装置采用18位CPU风采展示
接口为MPL - 2 SLVS差分串行链路
显示器。两个片选支持主副
显示达到和超过640× 480像素。 A模式
引脚器件配置为主机时（ MST ）或从
（ SLV ） 。写和读操作
支持。 CPU接口宽度低于18位
通过tieing未使用的输入到一个静态水平的支持。
差分线路驱动器和接收器符合
在JEDEC SLVS标准。当噪声拾取
作为共模，它是由接收器拒绝。这
与50欧姆的输出进一步提高
阻抗的驱动程序。 100欧姆的端接
被集成到接收器。
数据的完整性是被保险人与5位CRC字段。 CRC
检查是为写入和读取完成
操作。错误（ ERR ）引脚报告
发生的错误。一个只写模式也
提供的。
互连件23的信号减少到只有4
与LM4308芯片缓和弯曲积极信号
互连设计，尺寸的限制和成本。
低功耗睡眠状态，进入PD *输入时
被拉低。
2
系统优势
小接口
低功耗
低EMI
内在的电平转换
典型应用图
存储端口（显示器） 1.8V
LM4308
主
D[17:0]
AD
WR *
RD *
CS2*
CS1*
（其他设备）
DD
应用服务
处理器
---
图像
处理器
---
基带
处理器
LM4308
SLAVE
D[17:0]
AD
WR *
RD *
CS2*
CS1*
子
显示
（缓冲）
可选
ERR
PD *
PWR
2.8V
1.8V
RDS [1：0 ]
M / S *
TM
WO
GND
主
显示
（缓冲）
DC
CLK
树
ERR
CLK
PLLCON [1 ：0]的
PD *
1.8V
GND
M / S *
TM
PWR
PLL
GND
（旁路电容
未画出）
CONFIG 。
CONFIG 。
1
2
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
所有商标均为其各自所有者的财产。
版权所有 2007年至2013年，德州仪器
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
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引脚说明
引脚名称
号
垫的
uArray
号
针脚数
WQFN
描述
I / O类型
(1)
CPU主
（ MST）的
差分数据 - 正面，收发器
差分数据 - 负，收发器
差分时钟 - 阳性，
线路驱动器
差分时钟 - 阴性，
线路驱动器
高硕士
测试模式控制输入
配合低
L =正常
H =测试模式（仅适用于工厂测试）
PLL乘法器输入引脚
SEE
表1
NA
NA
接收器驱动强度控制输入
销，
SEE
表2
错误输出信号
报告检测到的CRC错误
在写入负载
只写控制输入
L =写入和读取启用
H =只写
NA
差分时钟 - 阳性，
接收器
差分时钟 - 时钟，
接收器
低奴隶
CPU从
（ SLV ）
SLVS串行总线引脚
DDP
DDN
DCP
DCN
1
1
1
1
1
1
1
1
IO ， SLVS
IO ， SLVS
O， I， SLVS
O， I， SLVS
配置/并行总线引脚
M / S *
TM
1
1
1
1
I,
LVCMOS
I,
LVCMOS
PLLCON [1 ：0]的
RDS [1：0 ]
2
2
2
2
I,
LVCMOS
I,
LVCMOS
O,
LVCMOS
I,
LVCMOS
ERR
1
1
错误输出信号
指示CRC错误的读
有效载荷
NA
WO
1
1
时钟/电源断信号
CLK
1
1
I,
LVCMOS
I,
LVCMOS
CLK输入
输入为3.3V宽容不管
V
DDIO
PD *
1
1
掉电输入，
L =断电，低功耗睡眠状态
H =激活状态
CPU数据总线输入/输出
片选输入引脚
只有一个CS被允许为低以
时间。
读使能输入，
低电平有效
写使能输入，
低电平有效
地址/数据选择器输入
CPU数据总线输出/输入
片选输出引脚
并行接口信号
D[17:0]
CS1*
CS2*
RD *
WR *
AD
18
2
18
2
IO ，
LVCMOS
I，O ，
LVCMOS
I，O ，
LVCMOS
I，O ，
LVCMOS
I，O ，
LVCMOS
动力
地
动力
地
动力
地
1
1
1
1
1
1
读使能输出，
低电平有效
写使能输出，
低电平有效
地址/数据选择器输出
电源/接地引脚
V
DDA
V
SSA
V
DD
V
SS
V
DDIO
V
SSIO
1
1
1
1
2
9
1
1
1
*
2
*
电源引脚的PLL （ MST）和SLVS接口。 1.6V至2.0V
接地引脚的PLL （ MST）和SLVS接口。
电源引脚的数字内核。 1.6V至2.0V
接地引脚为数字核心。
电源引脚并行接口I / O 。 1.6V至3.0V
接地引脚并行接口的I / O 。
对于WQFN封装， VSSIO和VSS
(1)
2
注意：
I =输入， O =输出， IO =输入/输出。不浮动输入引脚。
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引脚说明（续）
引脚名称
DAP
号
垫的
uArray
NA
号
针脚数
WQFN
*
1
描述
I / O类型
(1)
CPU主
（ MST）的
连接至接地 - WQFN封装
接地引脚为V
SSIO
和V
SS
CPU从
（ SLV ）
表1. PLLCON [ 1 ： 0 ] - PLL倍频设置
PLLCON1
L
L
H
H
PLLCON0
L
H
L
H
倍增器
8X
10X
12X
版权所有
表2. RDS [ 1 ： 0 ] - 接收器输出驱动强度
RDS1
L
L
H
H
RDS0
L
H
L
H
结果
使用高V
DDIO
手术
上的数据， AD和CS1 * / CS2增加驱动器输出*
在WR增加驱动器*和RD *
所有输出，用于低V
DDIO
，对所有输出增加驱动能力
这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
绝对最大额定值
电源电压（V
DDA
)
电源电压（V
DD
)
电源电压（V
DDIO
)
LVCMOS输入/输出电压
CLK LVCMOS输入电压
SLVS输入/输出电压
结温
储存温度
ESD额定值：
(1) (2)
0.3V
至+ 2.2V
0.3V
至+ 2.2V
0.3V
至+ 3.6V
0.3V
到（Ⅴ
DDIO
+0.3V)
0.3V
至+ 3.3V
0.3V
到V
DDA
+150°C
65°C
至+ 150°C
HBM ， 1.5 kΩ的， 100 pF的
EIAJ ， 0Ω ， 200 pF的
纽约套餐
减免NYC套餐25℃以上
RSB套餐
减免RSB包以上25°C
≥±2
kV
≥±200V
2.75 W
22毫瓦/°C的
3.43 W
27毫瓦/°C的
最大封装功耗容量在
25°C
(1)
(2)
“绝对最大额定值”超出了不能指定的设备的安全性的价值观。它们并不意味着
该装置应在这些限制下工作。的“电气特性”表中指定的设备运行状况。
如果是用于军事/航空专用设备，请联系TI销售办事处/经销商咨询具体可用性和规格。
推荐工作条件
民
电源电压
时钟频率
DC （串行）时钟频率
环境温度
V
DDA
到V
SSA
和V
DD
到V
SS
V
DDIO
到V
SSIO
1.6
1.6
9.6
76.8
40
25
典型值
1.8
最大
2.0
3.0
30
240
85
单位
V
V
兆赫
兆赫
°C
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3
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电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
SLVS
V
OD
ΔV
OD
V
OS
ΔV
OS
R
OUT
V
OH
R
T
V
IDH
V
IDL
V
CM
LVCMOS
V
IH
V
IL
V
HY
I
IH
输入电压高电平
输入电压低电平
输入滞后
输入电流的高级别
LVCMOS输入
CLK输入
CLK输入
I
IL
V
OH
输入电流低的水平
输出电压较高水平
I
OH
=
2
mA
RDS = H
V
DD
= 1.6 V , V
DDIO
= 2.0 V
I
OH
=
2
mA
RDS = L
V
DD
= 2.0 V , V
DDIO
= 3.0 V
V
OL
输出电压低的水平
I
OL
= 2毫安
RDS = H
V
DD
= 1.6V , V
DDIO
= 2.0 V
I
OL
= 2毫安
RDS = L
V
DD
= 2.0 V , V
DDIO
= 3.0 V
电源电流
V
IN
= V
DDIO
V
IN
= 3.3V
V
DDIO
= 1.8V
V
IN
= 1.8V
V
DDIO
= 1.8V
(5)
(1) (2)
参数
差分输出电压
差分输出电压
MATCH
驱动偏置电压
司机失调电压匹配
驱动器输出阻抗
高电平输出电压
差分接收器
终端电阻
差分输入高
门槛
差分输入低
门槛
（差异。模式）
SEE
(3)
条件
100
Ω
负载
SEE
(3)
民
140
-10
150
-5
典型值
200
0
200
0
50
50
最大
270
10
250
5
单位
mV
mV
mV
mV
高输出
低输出
DD （ RX）配置或DC （ SLV ）
(4)
360
80
(3)
mV
mV
mV
100
10
125
70
RX ，V
CM
= 35mV ， 200mV的和365mV
70
35
-10
365
接收器共模输入RX与V
ID
= |为70mV |
范围
mV
0.7 V
DDIO
GND
160
1
0
1
1
0.75 V
DDIO
0
0
0
V
DDIO
0.3 V
DDIO
+1
+8
+1
+1
V
DDIO
V
V
mV
A
A
A
A
V
0.8 V
DDIO
V
DDIO
V
V
SSIO
0.2 V
DDIO
V
V
SSIO
0.2 V
DDIO
V
(1)
(2)
(3)
(4)
(5)
4
典型值给出了V
DDIO
= 1.8V和V
DD
= V
DDA
= 1.8V和T
A
= 25°C.
电流转换成设备引脚被定义为正。当期开出的器件引脚定义为负。电压以地为参考
除非另有规定ED 。
规格为特征，而不是在生产测试。
规格确保了设计，并没有在生产测试。
时时钟输入是在过驱动（ Vin的= 3.3V ），然后被施加停止时钟时，建议设置输入时钟为低状态。
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电气特性（续）
在推荐，除非另有规定工作电源和温度范围内。
(1) (2)
符号
I
DD
参数
总供给
目前，已启用
条件： CLK = 30MHx （ 8X
模式）时， DC = 240MHz的，
DD = 480Mbps的
最坏情况下的数据模式，
不断的写
电源电流启用
总线空闲（WR * = H）的
主
SLAVE
(6)
条件
V
DDIO
V
DD
/V
DDA
(6)
民
典型值
最大
64
18
18
7
单位
A
mA
mA
mA
A
mA
A
mA
V
DDIO
V
DD
/V
DDA
主
SLAVE
V
DDIO
V
DD
/V
DDA
V
DDIO
V
DD
/V
DDA
V
DDIO
V
DD
/V
DDA
V
DDIO
V
DD
/V
DDA
主
SLAVE
主
SLAVE
主
SLAVE
主
SLAVE
10
8.2
>1
2.9
8
9
8
9
15
6
14.8
5.2
195
8
>0.1
>0.1
I
DDZ
电源电流 - 禁用
省电模式
主
PD * = L或CLK停止
SLAVE
PD * = L时，或自动
睡觉
A
A
A
A
mW
mW
mW
mW
W
W
W
W
PD
功耗
25％的公交车活跃
总线空闲
QVGA
PD * = L
(7)
(6)
(7)
对于IDD测量的棋盘图案2AAAA - 15555使用。
典型的PD为QVGA的应用。条件：1.8V ， 25°C， 19.2MHz的CLK和8倍， 10 ％消隐， 1fps 。链路启动时， 1帧（ 240×
320 ）被发送和链路被断电。
开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
t
SET
t
HOLD
t
上升
参数
成立时间
保持时间
上升时间
* RD和WR *从V
DDIO
= 1.6V
输出
(2)
RDS = H
C
L
= 15 pF的，
图2
V
DDIO
= 3.0V
RDS = L
V
DDIO
= 1.6V
RDS = H
V
DDIO
= 3.0V
RDS = L
串行总线时序
t
DVBC
t
DVAC
t
SSET
t
SHOLD
t
T
(1)
(2)
(3)
(4)
数据有效DC时钟前
数据有效DC钟后，
串口设置时间
连续保持时间
转换时间
主
20 ％至80％
SLAVE
(4)
(1)
条件
主输入，写
民
5
5
典型值
最大
单位
ns
ns
并行总线时序
参见
表5
和
图9
7
7
7
6
ns
ns
ns
ns
t
秋天
下降时间
主
(3)
26%
26%
400
400
200
74%
74%
UI
UI
ps
ps
ps
典型值给出了V
DDIO
= 1.8V和V
DD
= V
DDA
= 1.8V和T
A
= 25°C.
上升和下降时间仅在以下引脚测试： * WR和RD * 。
规格为特征，而不是在生产测试。
规格确保了设计，并没有在生产测试。
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QQ：2880707522 复制
