LM2512移动像素链路级别0 ， 24位RGB显示接口串行器与抖动和看
表选项
2007年6月
LM2512
移动像素链路级别0 ， 24位RGB显示接口
串行器与抖动和查找表选项
概述
该LM2512是MPL串行（SER ），其进行一个24位
到视频信号的18位的抖动操作及系列化
以移动像素链路（ MPL ）上只有3或4个活跃的信号电平。
可选查找表（三×256 ×8位的RAM ）也
提供独立的色彩校正。 18位无缓冲或
从QVGA （ 320 ×240 ），高达VGA部分缓冲显示器（ 640
×480 ）个像素可以利用24位的视频信号源。
互连件28的信号降低到仅3或4个
与LM2512和同伴解串器积极信号
宽松的柔性互连设计，尺寸限制和成本。
的LM2512 SER驻留应用程序，图形或
基带处理器和转换的宽并行视频
从LVCMOS电平串行移动像素链路电平车
传输柔性电缆（或同轴电缆）和PCB走线的
DES的临近或在显示模块中。
当POWER_DOWN时， SER被置于睡眠状态并提请少
超过10μA 。该链路还可以通过停止断电
在PCLK （ DES而定） ，或由PD *输入引脚。
的LM2512实现MPL级的物理层
0标准（MPL -0 ）和450
μA
I
OMS
电流（ 0级） 。
特点
■
24位RGB显示接口支持高达640 ×480的VGA
■
■
■
■
■
■
■
■
■
■
格式
24到18位的抖动
可选查找表的独立色彩校正
MPL - 0级物理层
SPI接口的查找表控制和负载
低功耗&掉电状态
主机和显示器之间的电平转换
可选的自动关机就停止PCLK
帧序列位数据后自动重新同步或
时钟误差
1.6V至2.0V核心/模拟电源电压
1.6V至3.0V的I / O电源电压范围
系统优势
■
■
■
■
■
■
■
抖动的数据缩减
独立的RGB色彩校正
24位彩色输入
小接口
低功耗
低EMI
内在的电平转换
典型的3 MD里的应用图 - 桥接芯片
20172801
订购信息
NSID
LM2512SM
LM2512SN
套餐类型
49L UFBGA ， 4.0 X 4.0 X 1.0毫米，节距为0.5mm
40L LLP ， 6.0× 6.0 ×0.4毫米，节距为0.5mm
包ID
SLH49A
SNA40A
2007美国国家半导体公司
201728
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LM2512
引脚说明
引脚名称
MPL串行总线引脚
MD [ 2：0]
MC
SPI_CSX
SPI_SCL
SPI_SDA / HS
3
1
1
1
1
O， MPL
O， MPL
I,
LVCMOS
I,
LVCMOS
IO ，
LVCMOS
MPL数据线驱动器
MPL的时钟线路驱动器
SPI_Chip选择输入
SPI端口时启用： SPI_CSX是低， PD *高， PCLK是静态的。
SPI_Clock输入
多功能引脚：
如果SPI_CSX为低，这是SPI_SDA的IO信号。默认为输入。销将是一个
输出一个SPI读事务。
另请参阅下面HS描述。
掉电模式输入
SER处于睡眠模式时， PD * =低， SER时启用PD * =高
在PD * = L - 睡眠模式： SPI接口为OFF ，注册设置
RESET ，
和
LUT的数据被保留。
保留1 - 高铁（V
DDIO
）仅适用于SLH49A包
测试模式
L =普通模式，配合到GND
H =测试模式（保留）
未连接 - 平仓离场;仅在SLH49A包..
像素时钟输入
视频信号被锁定在
升起
边缘。
的RGB数据总线输入 - 位7是MSB。
号
针脚数
I / O类型
描述
RGB串行
SPI接口和配置引脚
PD *
1
I,
LVCMOS
RES1
TM
1
1
I,
LVCMOS
I
LVCMOS
NA
I,
LVCMOS
I,
LVCMOS
I,
LVCMOS
IO ，
LVCMOS
I,
LVCMOS
动力
地
动力
地
动力
地
NC
视频接口引脚
PCLK
R[7:0]
G[7:0]
B[7:0]
VS
1
1
24
1
垂直同步。输入
这个信号被用作一个帧开始的抖动块是必需的。
该
VS信号序列不变。
多功能引脚：
水平同步。输入（当SPI_CSX =高）
看到上面还SPI_SDA描述。
数据使能输入
SPI_SDA / HS
1
DE
电源/接地引脚
V
DDA
V
SSA
V
DD
V
SS
V
DDIO
V
SSIO
1
1
1
1
1
3
4
电源引脚的PLL （ SER ）和MPL接口。
1.6V至2.0V
接地引脚的PLL （ SER ）和MPL接口。
电源引脚的数字内核。
1.6V至2.0V
接地引脚为数字核心。对于SNA40A包，这是大的中心焊盘。
电源引脚并行接口I / O 。
1.6V至3.0V
接地引脚并行接口的I / O 。对于SNA40A包，这是大
中心焊盘。
注意：
I =输入， O =输出， IO =输入/输出。
不浮动输入引脚。
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2
LM2512
绝对最大额定值
（注1 ）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
DDA
)
电源电压（V
DD
)
电源电压（V
DDIO
)
LVCMOS输入/输出电压
MPL输出电压
结温
储存温度
ESD额定值：
HBM ， 1.5 kΩ的， 100 pF的
EIAJ ， 0Ω ， 200 pF的
最大封装功耗容量在25℃
SLH49A套餐
2.5 W
-0.3V至+ 2.2V
-0.3V至+ 2.2V
-0.3V至+ 3.3V
-0.3V到（V
DDIO
+0.3V)
-0.3V到V
DDA
+150°C
-65 ° C至+ 150°C
SNA40A套餐
减免SLH49A包以上
25°C
减免SNA40A包以上
25°C
3.2 W
25毫瓦/ C
26毫瓦/°C的
推荐工作
条件
最小典型最大
电源电压
单位
V
DDA
到V
SSA
和
V
DD
到V
SS
V
DDIO
到V
SSIO
PClock频率（ 4X）
PClock频率（ 6X ）
MC频率
环境温度
1.6
1.6
7.5
5
30
30
1.8
2.0
3.0
22.5
15
90
85
V
V
兆赫
兆赫
兆赫
°C
≥
± 2千伏
≥
±200V
25
电气特性
在推荐，除非另有规定工作电源和温度范围内。 （注2,3）
符号
MPL
I
OLL
I
OMS
I
OLH
I
B
I
关闭
V
IH
V
IL
V
HY
I
IN
V
OH
V
OL
I
DD
逻辑低电流（ 5X我
B
)
中秋节当期
逻辑高电流（ 1X我
B
)
电流偏置
MPL漏电流
输入电压高电平
输入电压低电平
输入滞后
输入电流
输出电压较高水平
输出电压低的水平
总电源电流 -
启用
（注4 ）
MC = 80 MHz时，
棋盘
图案
3 MD巷
（注5 ）
MC = 60 MHz时，
棋盘
图案
2 MD巷
电源电流铱捎糜
MC = 60 MHz时，
伪随机
图案
2 MD巷
PD * = L
停止时钟
SPI_SDA
I
OH
= -1毫安
I
OL
= 1毫安
V
DDIO
V
DD
/V
DDA
3.9
7
mA
1
0.7 V
DDIO
V
SSIO
0.02
V
MPL
= 0V
2
0.7 V
DDIO
GND
100
0
+1
V
DDIO
0.2 V
DDIO
0.07
0.70 I
B
3.66 I
B
5.0 I
B
3.0 I
B
1.0 I
B
150
+2
V
DDIO
0.3 V
DDIO
1.47 I
B
7.33 I
B
A
A
A
A
A
V
V
mV
A
V
V
mA
参数
条件
民
典型值
最大
单位
LVCMOS （ 1.6V至3.0V操作）
电源电流
V
DDIO
V
DD
/V
DDA
0.01
2.6
mA
mA
mA
mA
2
5
2
5
A
A
A
A
V
DDIO
V
DD
/V
DDA
0.02
2.2
I
DDZ
电源电流 - 禁用
省电模式
TA = 25° C， （注12 ）
V
DDIO
V
DD
/V
DDA
V
DDIO
V
DD
/V
DDA
<1
<1
<1
<1
3
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LM2512
开关特性
在推荐，除非另有规定工作电源和温度范围内。 （注2 ）
符号
t
SET
t
HOLD
t
DVBC
t
DVAC
参数
成立时间
保持时间
SER输入
图1
条件
民
5
5
典型值
最大
单位
ns
ns
并行总线时序
串行总线时序
串行数据有效之前，时钟SER数据脉冲宽度
图2中，
EDGE
（备注10，11 ）
串行数据时钟有效后，
EDGE
偏置启动时间
MC脉冲宽度低
MC脉冲宽度高
MC脉冲低电平
MC脉冲LOW - SER PLL
锁定计数器
启用时间 - 时钟启动
PCLK到MC
OUT
图4
图9
0.3
0.3
UI
UI
上电时序
t
0
t
1
t
2
t
3
t
4
t
PZXclk
200
200
20
8
600
（注6 ）
PCLK
周期
PCLK
周期
PCLK
周期
PCLK
周期
PCLK
周期
MPL POWER OFF时序
t
拉巴斯
t
PXZclk
关闭时间关机（注8）
禁止时间 - 时钟停止
PCLK到MC
OUT
科幻gure 3
图16
2
15
ms
PCLK
周期
SPI接口
t
加
t
高级代表办事处
SPI数据活动
（ SDA_device ）
SPI数据三态
（ SDA_device ）
0
0
50
50
ns
ns
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4
LM2512
推荐的输入时序要求（ PCLK和SPI ）
在推荐，除非另有规定工作电源和温度范围内。 （注2 ）
符号
f
PCLK
PCLK
DC
t
T
t
STOPpclk
参数
像素时钟频率
像素时钟占空比
转换时间
时钟停止峡
（注7 ， 11 ）
（注9 ， 11）
条件
3 MD巷（ 4X ）
2 MD巷（ 6X ）
民
7.5
5
30
2
4
50
>2
2
典型值
最大
22.5
15
70
单位
兆赫
兆赫
%
ns
PCLK
周期
10
6.67
60
图15
写
图15，图16
读
写
读
t
r
t
f
t
0H
t
h0
t
w2
SCL上升时间
SCL下降时间
SI保持时间
CSX保持时间
CSX关闭时间
图15
30
65
100
30
30
35
60
35
60
5
5
兆赫
兆赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
像素时钟（ PCLK ）
SPI接口
f
SCLW
f
SCLR
t
s0
t
s1
t
h1
t
w1h
t
w1l
CSX设置时间
SI设置时间
SI保持时间
SCL脉冲宽高
SCL脉冲宽度低
SCL频率
写
读
注1 ：
“绝对最大额定值”是那些价值超过该设备的安全性不能得到保证。它们不意味着暗示该设备
应该在这些限制条件下运行。的“电气特性”表中指定的设备运行状况。
注2 ：
典型值给出了V
DDIO
= 1.8V和V
DD
= V
DDA
= 1.8V和T
A
= 25°C.
注3 ：
电流转换成设备引脚被定义为正。当期开出的器件引脚定义为负。电压以地为参考，除非另有
指定的。
注4 ：
对于IDD测试 - 输入信号的条件是： （秋千，边，频率， DE = H， VS = L ， HS = L ， RGB棋盘图案： AAAAAA - 555555 ）
注5 ：
总电源电流条件：棋盘数据模式， 20MHz的PCLK （ 3MDs ） ， TYP V
DDIO
= V
DDA
= V
DD
= 1.8V ， MAX VDDIO = 3.0V ， MAX VDDA
= VDD = 2.0V 。
注6 ：
使能时间是一个完整的mpl启动由0 + T1 + T2 + T3 + T4的。
注7 ：
最大转变时间是时钟速率的函数，并且应当是时钟周期，以保证信号的质量的不到30 ％。
注8 ：
由I功能保证
DDZ
参数。另请参阅
网络连接gure 10 。
注9 ：
这是个PCLK的需要，以将保持关断用于对器件进行复位的最短时间。一旦PCLK重新应用，一个PLL锁定是必需的，
启动序列前的视频数据序列化。
注10 ：
1的UI是串行数据MD脉冲宽度= 1 / 8xPCLK （3 MD车道）
注11 ：
这是一个功能参数，并通过设计或特性保证。
注12 ：
上电时，该LUT的SRAM可能不会在最低功耗状态。为确保静态存储器已经进入最低功耗状态，一个SPI
访问每个3的SRAM的建议。该IDDz当前规范假定每三个静态存储器的被访问至少一次。
有关更多信息，请参阅在数据表中"Power最多Sequence"部分。
5
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QQ：2880707522 复制
