LM2502移动像素链路（ MPL ）显示接口串行器和解串
2005年8月
LM2502
移动像素链路（ MPL ）显示接口串行器和
解串器
概述
该LM2502器件是双链路显示器接口SERDES
能够适应现有的CPU /视频总线为低功率
电流模式串行MPL链接。该芯片组还可以使用
为RGB565应用与胶合逻辑。互连是
来自22的信号减少到仅3与活性信号
LM2502芯片组缓解柔性互连设计，大小和
成本。
主串行器（ SER ）驻留在应用程序旁边
处理器或基带处理器和转换的并行
从LVCMOS电平串行MPL水平transmis-巴士
锡永在柔性电缆和PCB走线到从Deseri-
串行化器（DES ），其位于所述显示模块附近。
双显示支持，提供了初级和次级
显示通过使用两个片选信号。的一种模式
引脚选择其中一个I80或M68的界面风格。
该POWER_DOWN （ PD * ）输入控制的电源状态
MPL接口。当PD *后，可将MD1 / 0和MC
信号被关闭以节省电流。
的LM2502实现MPL斯坦的物理层
准（MPL -0） 。该LM2502是提供在NOPB （无铅）
UFBGA及LLP封装。
特点
n
n
n
n
n
n
＆ GT ;
300 Mbps的双链路原始吞吐量
MPL物理层（ MPL- 0）
引脚可选的主/从模式
频率参考交通
完整的LVCMOS / MPL翻译
接口方式：
- 16位CPU ， I80或M68的风格
- RGB565与胶合逻辑
-30℃ 85℃工作范围
联系掉电模式减少了I
DDZ
＆ LT ;
10 A
支持双显示（ CS1 * & CS2 * ）
通过无MPL互连功能
3.0V电源电压（V
DD
和V
DDA
)
接口1.7V至3.3V逻辑（V
DDIO
)
n
n
n
n
n
n
系统优势
n
n
n
n
n
小接口
低功耗
低EMI
频率参考交通
内在的电平转换
典型应用图
20093301
订购信息
NSID
LM2502SM
LM2502SQ
套餐类型
49引脚UFBGA风格， 4.0 X 4.0 X 1.0毫米，节距为0.5mm
1000 STD卷轴， LM2502SMX 4500卷
40引脚LLP的风格， 5.0× 5.0 ×0.8毫米，间距为0.4mm
1000 STD卷轴， LM2502SQX 4500卷
包ID
SLH49A
SQF40A
2005美国国家半导体公司
DS200933
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LM2502
UFBGA连接图
20093319
顶视图
（不按比例）
表1球分配
球＃
A1
A2
A3
A4
A5
A6
A7
B1
B2
B3
B4
B5
B6
B7
C1
C2
C3
C4
C5
C6
C7
D1
D2
D3
D4
主
D0
D1
D2
V
DDA
INTR
MD1
MC
D3
D4
D5
V
SSA
M / S *
模式
MD0
D6
D7
NC
NC
NC
CS2*
MF1
V
DDIO
V
SSIO
NC
NC
SLAVE
D0
D1
D2
V
DDA
CLKDIS *
MD0
MC
D3
D4
D5
V
SSA
M / S *
模式
MD1
D6
D7
NC
NC
NC
CS2*
MF1
V
DDIO
V
SSIO
NC
NC
球＃
D5
D6
D7
E1
E2
E3
E4
E5
E6
E7
F1
F2
F3
F4
F5
F6
F7
G1
G2
G3
G4
G5
G6
G7
主
NC
V
SSCORE
V
DDCORE
D8
D9
NC
NC
NC
CS1*
D10
D11
D12
V
SSIO
MF0
PD *
D13
D14
D15
V
DDIO
A / D
CLK
SLAVE
NC
V
SSCORE
V
DDCORE
D8
D9
NC
NC
NC
CS1*
D10
D11
D12
V
SSIO
MF0
PD *
D13
D14
D15
V
DDIO
A / D
CLK
PLLCON2 PLLCON2
PLLCON1 PLLCON1
PLLCON0 PLLCON0
NC =不连接
注：三个引脚Master和Slave配置之间的不同 - 参见
图17
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2
LM2502
LLP连接图
20093324
顶视图
（不按比例）
表2.垫分配
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
DAP
主
D0
D3
D7
D6
V
SSIO
V
DDIO
D8
D9
D10
D11
D13
D14
D12
D15
V
SSIO
V
DDIO
A / D
MF0
SLAVE
D0
D3
D7
D6
V
SSIO
V
DDIO
D8
D9
D10
D11
D13
D14
D12
D15
V
SSIO
V
DDIO
A / D
MF0
球＃
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
DAP
主
CLK
PD
*
CS1
*
V
SSCORE
V
DDCORE
MF1
CS2
*
MD0
M
模式
MC
MD1
M
M / S
*
INTR
M
V
SSA
V
DDA
D2
D5
D1
D4
GND
SLAVE
CLK
PD
*
CS1
*
V
SSCORE
V
DDCORE
MF1
CS2
*
MD1
S
模式
MC
MD0
S
M / S
*
CLKDIS
*
S
V
SSA
V
DDA
D2
D5
D1
D4
GND
PLLCON2 PLLCON2
PLLCON0 PLLCON0
PLLCON1 PLLCON1
GND
GND
注：三个引脚Master和Slave配置之间的不同。
3
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LM2502
引脚说明
引脚名称
号
针脚数
2
1
I / O类型
描述
硕士（ SER ）
MPL数据线驱动器/接收器
MPL的时钟线路驱动器
MPL接地 - 请参阅电源/接地引脚
主/从机输入* ，
M / S * = H硕士
POWER_DOWN *输入，
H =活动
L =掉电模式
多功能输入零（0） ：
如果Mode = L（ M68模式） ，E输入引脚，
数据被锁存关于电子商务的高到低
过渡或E可以是静态的和高
数据被锁存， CS *低到高边缘
如果MODE = H （ I80模式） ，读使能
输入引脚，低电平有效。读取数据的驱动
当两个RD *和CS *是低。
多功能输入一（1 ） ：
如果Mode = L（ M68模式）时，读/写*
销，读高，写*低
如果Mode = H（ I80模式） ，写使能*
输入引脚，低电平有效。写入数据
锁存低到高的转变
无论WR *或* CS （这曾经发生
科幻RST ） 。
ChipSelect1 * - 输入
H =忽略
L =活动
ChipSelect2 * - 输入
H =忽略
L =活动
地址/数据 - 输入
H =数据
L =地址（命令）
数据总线 - 输入/输出
当读出的数据是INTR被置
准备和解除断言而在第二次
CPU读周期。
从站（ DES ）
MPL数据接收器/线路驱动器
MPL时钟接收器
MPL接地 - 请参阅电源/接地引脚
主/从机输入*
M / S * = L的奴隶
POWER_DOWN *输入，
H =活动
L =掉电模式
多功能输出零（ 0 ） ：
如果MODE = L（ M68模式） ，
ê输出引脚，静态高。
如果MODE = H（ i80可由模式） ，
读使能输出引脚，低电平有效。
MPL串行总线引脚
MD [ 1：0]
MC
V
SSA
M / S *
PD *
1
1
IO ， MPL
IO ， MPL
地
I,
LVCMOS
I,
LVCMOS
IO ，
LVCMOS
配置/并行总线引脚
MF0
（ E或RD * ）
1
MF1
（ R / W *或
WR * ）
1
IO ，
LVCMOS
多功能输出一（1 ） ：
如果Mode = L（ M68模式）
读/写*销，
读高，写*低
如果Mode = H（ I80模式）
*写使能输出引脚，低电平有效。
CS1*
1
IO ，
LVCMOS
IO ，
LVCMOS
IO ，
LVCMOS
IO ，
LVCMOS
O或I ，
LVCMOS
ChipSelect1 * - 输出
H =忽略
L =活动
ChipSelect2 * - 输出
H =忽略
L =活动
地址/数据 - 输出
H =数据
L =地址（命令）
数据总线 - 输出/输入
时钟禁用 - CLKDIS * ：
H = CLK输出ON
L = CLK输出低电平，允许
从时钟输出保持静态的，如果不
使用。
时钟输出（频率参考） -
没有相位关系数据 - 频率
仅供参考。
MODE输入引脚
H = I80模式，
L = M68模式
时钟分频配置输入引脚 -
SEE
表10
CS2*
1
A / D（ RS或
A0)
D[15:0]
INTR
or
CLKDIS *
1
16
1
CLK
1
IO ，
LVCMOS
I,
LVCMOS
I,
LVCMOS
时钟输入
模式
1
MODE输入引脚
H = I80模式，
L = M68模式
PLL配置输入引脚 - 见
表
10
PLL_CON
[2:0]
3
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4
LM2502
引脚说明
引脚名称
号
针脚数
1
1
1
1
2
2
9
1
（续）
I / O类型
描述
硕士（ SER ）
电源引脚的MPL接口。 2.9V至3.3V
接地引脚为MPL接口，需要之间的低阻抗接地路径
在主机与从机设备 - 请参阅应用信息部分。
电源引脚的数字内核。 2.9V至3.3V
接地引脚为数字核心。
电源引脚并行接口。 1.7V至3.3V
接地引脚并行接口。
未连接（ C3-5 ， D3-5 ， E3-5 ） 。
UFBGA包装而已。
DAP =地面。
LLP封装而已。
从站（ DES ）
电源/接地引脚
V
DDA
V
SSA
V
DDCORE
V
SSCORE
V
DDIO
V
SSIO
动力
地
动力
地
动力
地
NC
地
注意：
I =输入， O =输出， IO =输入/输出，V
DDIO
≤
V
DD
(V
DDA
= V
DDCORE
） 。不浮动输入引脚。
硕士引脚 - UFBGA包
MST
A
B
C
D
E
F
G
1
D0
D3
D6
V
DDIO
D8
D10
D13
2
D1
D4
D7
V
SSIO
D9
D11
D14
3
D2
D5
NC
NC
NC
D12
D15
4
V
DDA
V
SSA
NC
NC
NC
V
SSIO
V
DDIO
5
INTR
M / S *
NC
NC
NC
MF0
A / D
6
MD1
模式
CS2*
V
SSCORE
CS1*
PLLCON1
PLLCON0
7
MC
MD0
MF1
V
DDCORE
PLLCON2
PD *
CLK
从机引脚 - UFBGA套餐
SLV
A
B
C
D
E
F
G
1
D0
D3
D6
V
DDIO
D8
D10
D13
2
D1
D4
D7
V
SSIO
D9
D11
D14
3
D2
D5
NC
NC
NC
D12
D15
4
V
DDA
V
SSA
NC
NC
NC
V
SSIO
V
DDIO
5
CLKDIS *
M / S *
NC
NC
NC
MF0
A / D
6
MD0
模式
CS2*
V
SSCORE
CS1*
PLLCON1
PLLCON0
7
MC
MD1
MF1
V
DDCORE
PLLCON2
PD *
CLK
5
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