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LH543601
特点
快速的循环时间: 20/25/30/35 NS
引脚兼容和功能兼容
0.7μ科技置换夏普LH5420
256
×
36
×
2双向FIFO
功能说明
该LH543601包含两个FIFO缓冲器, FIFO # 1
和FIFO #2 。这些并行操作,但在相反的
方向,进行双向数据缓冲。 FIFO的#1和
FIFO # 2每个由36位组织为256 。该
LH543601是理想的无论是宽的单向应用
系统蒸发散或用于双向数据的应用程序;部件
数量及电路板面积减少。
该LH543601有两个36位的端口,端口A和端口B.
每个端口具有其自己的端口同步时钟,但两
端口可异步运行彼此相对。
数据流是通过的上升沿开始在一个端口
适当的时钟;它由相应边沿控
采样启动,请求和读/写控制信号。
在最大工作频率,该时钟的占空比
可能会发生变化,从40%至60 %。在较低的频率上,
时钟波形可以是相当不对称的,只要
最小脉冲宽度的条件为时钟的高电平和
时钟低电平保持满意;该LH543601是一个完全静态的
的一部分。
概念上,该端口的时钟CK的
A
和CK
B
是自由
运行,定期'时钟'波形,用于控制其它
信号,这是边沿敏感。然而,实际上有
没有任何绝对的要求,这些'时钟'波
形式
必须
是周期性的。的“异步”模式
操作是可能的,在一个或两个方向上,不知疲倦
pendently ,如果适当的启用和请求输入
是持续有效,并且足够的非周期性'时钟'
通过外部逻辑产生合适的脉冲持续时间
使一切必要的行动发生。
一个同步请求/应答信号握手
设施在每个端口FIFO数据访问设置。这
请求/应答握手解析FIFO满和
空的边界条件下,当两个端口都OP-
erated异步彼此相对。
FIFO状态标志监控的程度,每个
FIFO缓冲器被填满。全,几乎全,半满,
几乎空和空标志列入
FIFO。在几乎满和几乎空标志亲
可编程的整个FIFO的深度,但automat-
ically从各自的FIFO初始化为8的位置
边界复位。 256个或更少的字的数据块
可能需要重传的任何所需的次数。
两个256
×
36位的FIFO缓冲器
全36位字宽
可选十八分之三十六/ 9-位字宽的端口B
独立-同步( “完全异步” )
端口A和端口B的操作
这两个端口
“同步”启用加在时钟控制
R / W ,启用请求,地址和控制输入
采样在时钟上升沿
同步请求/应答“握手”
能力;使用是可选的
设备自带成在一个已知的默认状态
复位;编程是允许的,但不是必需的
异步输出使能
每端口五个状态标志:完全,几乎全部,
半满,几乎空,以及空
几乎满标志和几乎空标志是
可编程
邮箱寄存器与同步标志
数据旁路功能
数据重传功能
自动字节奇偶校验
8毫安-I
OL
高驱动器三态输出的同
内置串联电阻
TTL / CMOS兼容的I / O
节省空间的PQFP和TQFP封装
PQFP到PGA封装的转换
1
注意:
1.对于PQFP到PGA转换为通孔电路板设计,夏普
建议ITT波莫纳电子的SMT / PGA通用
转换器型号# 5853 。
该转换器映射LH543601
132引脚PQFP到一个通用的13
×
13 , 132针PGA ( 100密耳
间距) 。欲了解更多信息,请联系夏普或ITT波莫纳
电子在1500第九届东大街,波莫纳,CA 91766 ,
(909) 469-2900.
1
LH543601
256
×
36
×
2双向FIFO
直接化或配置信息,或从一个
在端口B的外围设备,在系统启动过程中。
设置在B口为一个字宽度选择选项
36位, 18位或9位的数据的访问。此功能允许
端口A和端口B之间,字宽的匹配,没有
额外的逻辑需要。这也保证了最大的利用率
化总线带宽。
一个字节奇偶校验标志在每个端口监控数据
诚信。控制寄存器的位0 (零)选择奇偶校验
模式,奇数或偶数。此位为奇校验数据初始化
在复位;但它可被重新编程为偶校验,或
再次回到奇校验,根据需要。
功能说明(续)
两个信箱寄存器提供了一个单独的路径
端口之间传递控制字或状态字。
每个邮箱有一个新邮件提醒标志,这是同步
chronized在读端口的时钟。此邮箱功能
化促进了数据传输的同步
异步系统之间。
数据旁路模式允许端口A直接传递
数据或从端口B的复位。在这种模式下,该设备
充当的控制下,一个注册的收发器
端口A例如,在端口A的主处理器
使用数据旁路功能来发送或接收完成初始化
引脚连接
D
11A
D
12A
D
13A
D
14A
V
SSO
D
15A
D
16A
D
17A
PF
A
HF
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AF
1
FF
1
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CC
OE
A
A
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A
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A
0A
CK
A
读/写
A
EN
A
REQ
A
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确认
A
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2
AE
2
MBF
2
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D
19A
V
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D
20A
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销1
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V
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RS
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0B
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CCO
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D
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D
9B
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D
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V
CCO
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101
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99
98
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96
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倒角
EDGE
顶视图
V
CCO
D
24A
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D
26A
V
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D
27A
D
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D
29A
V
CCO
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31A
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32A
V
SSO
D
33A
D
34A
D
35A
RT
2
V
SS
D
35B
D
34B
V
SSO
D
33B
D
32B
D
31B
V
CCO
D
30B
D
29B
D
28B
V
SSO
D
27B
D
26B
D
25B
V
CCO
D
12B
D
13B
D
14B
D
15B
V
SSO
D
16B
D
17B
MBF
1
AE
1
EF
1
确认
B
V
SS
REQ
B
EN
B
读/写
B
CK
B
A
0B
WS
0
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1
OE
B
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CC
FF
2
AF
2
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2
PF
B
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19B
D
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V
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D
21B
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23B
D
24B
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74
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76
77
78
79
80
81
82
83
543601-30
132引脚PQFP封装图1.引脚连接
( TOP VIEW )
2
256
×
36
×
2双向FIFO
LH543601
144引脚TQFP
NC
D
23A
D
22A
D
21A
D
20A
V
SSO
D
19A
D
18A
MBF
2
AE
2
EF
2
确认
A
V
SS
REQ
A
EN
A
读/写
A
CK
A
NC
A
0A
A
1A
A
2A
OE
A
V
CC
FF
1
AF
1
HF
1
PF
A
D
17A
D
16A
D
15A
V
SSO
D
14A
D
13A
D
12A
D
11A
NC
144
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
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122
121
120
119
118
117
116
115
114
113
112
111
110
109
NC
V
CCO
D
24A
D
25A
D
26A
V
SSO
D
27A
D
28A
D
29A
V
CCO
D
30A
D
31A
D
32A
V
SSO
D
33A
D
34A
D
35A
RT
2
NC
V
SS
D
35B
D
34B
V
SSO
D
33B
D
32B
D
31B
V
CCO
D
30B
D
29B
D
28B
V
SSO
D
27B
D
26B
D
25B
V
CCO
NC
1
2
3
4
5
6
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9
10
11
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26
27
28
29
30
31
32
33
34
35
36
顶视图
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
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89
88
87
86
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79
78
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76
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74
73
NC
V
CCO
D
10A
D
9A
D
8A
V
SSO
D
7A
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6A
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5A
V
CCO
D
4A
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3A
D
2A
V
SSO
D
1A
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0A
RS
RT
1
NC
D
0B
D
1B
D
2B
V
SSO
D
3B
D
4B
D
5B
V
CCO
D
6B
D
7B
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8B
V
SSO
D
9B
D
10B
D
11B
V
CCO
NC
NC
D
24B
D
23B
D
22B
D
21B
V
SSO
D
20B
D
19B
D
18B
PF
B
HF
2
AF
2
FF
2
V
CC
OE
B
WS
1
WS
0
NC
A
0B
CK
B
读/写
B
EN
B
REQ
B
V
SS
确认
B
EF
1
AE
1
MBF
1
D
17B
D
16B
V
SSO
D
15B
D
14B
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13B
D
12B
NC
37
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39
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41
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43
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45
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49
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71
72
543601-38
144引脚TQFP封装图2.引脚连接
( TOP VIEW )
3
LH543601
256
×
36
×
2双向FIFO
引脚列表
信号
名字
PQFP
PIN号
TQFP
PIN号
信号
名字
PQFP
PIN号
TQFP
PIN号
信号
名字
PQFP
PIN号
TQFP
PIN号
A
0A
A
1A
A
2A
OE
A
FF
1
AF
1
HF
1
PF
A
D
17A
D
16A
D
15A
D
14A
D
13A
D
12A
D
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9A
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7A
D
6A
D
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D
4A
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3A
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2A
D
1A
D
0A
RS
RT
1
D
0B
D
1B
D
2B
D
3B
D
4B
D
5B
D
6B
D
7B
D
8B
D
9B
D
10B
D
11B
D
12B
D
13B
D
14B
D
15B
注意:
引脚
1
2
3
4
6
7
8
9
10
11
12
14
15
16
17
19
20
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119
118
117
116
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112
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110
106
105
104
102
101
100
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79
77
76
75
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70
69
68
D
16B
D
17B
MBF
1
AE
1
EF
1
确认
B
REQ
B
EN
B
读/写
B
CK
B
A
0B
WS
0
WS
1
OE
B
FF
2
AF
2
HF
2
PF
B
D
18B
D
19B
D
20B
D
21B
D
22B
D
23B
D
24B
D
25B
D
26B
D
27B
D
28B
D
29B
D
30B
D
31B
D
32B
D
33B
D
34B
D
35B
RT
2
D
35A
D
34A
D
33A
D
32A
D
31A
D
30A
D
29A
56
57
58
59
60
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63
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86
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90
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95
97
98
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101
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106
107
109
66
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63
62
61
59
58
57
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55
53
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49
48
47
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40
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38
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30
29
28
26
25
24
22
21
18
17
16
15
13
12
11
9
D
28A
D
27A
D
26A
D
25A
D
24A
D
23A
D
22A
D
21A
D
20A
D
19A
D
18A
MBF
2
AE
2
EF
2
确认
A
REQ
A
EN
A
读/写
A
CK
A
V
CC
V
SSO
NC
NC
V
CCO
V
SSO
V
CCO
V
SSO
NC
V
SSO
V
CCO
V
SSO
V
CCO
NC
NC
V
SSO
V
SS
NC
V
CC
V
SSO
NC
NC
V
CCO
V
SSO
V
CCO
110
111
113
114
115
117
118
119
120
122
123
124
125
126
127
129
130
131
132
5
13
18
22
26
30
38
42
46
50
55
62
71
79
84
88
92
8
7
5
4
3
143
142
141
140
138
137
136
135
134
133
131
130
129
128
122
114
109
108
107
103
99
95
90
86
82
78
74
73
72
67
60
54
50
42
37
36
35
31
27
评论
引脚
评论
V
CC
V
CCO
提供内部逻辑。彼此连接。
只提供输出驱动器。连接到每个
等。
V
SS
V
SSO
提供内部逻辑。彼此连接。
只提供输出驱动器。连接到每个
等。
4
256
×
36
×
2双向FIFO
LH543601
端口A
I / O
FIFO 1
端口B
I / O
FIFO 2
端口A
控制
端口B
控制
543601-36
图3a。简体LH543601框图
绕行
MBF
1
RS
MBF
2
邮箱
注册
#2
RESET
逻辑
邮箱
注册
#1
A
2A
A
1A
A
0A
命令
港口及
注册
命令
港口及
注册
A
0B
FIFO # 1
存储阵列
256 x 36
CK
A
读/写
A
EN
A
REQ
A
确认
A
FF
1
AF
1
HF
1
RT
2
固定和
可编程
的状态标志
端口A
Synch-
RONOUS
控制
逻辑
端口B
Synch-
RONOUS
控制
逻辑
CK
B
读/写
B
EN
B
REQ
B
确认
B
EF
1
AE
1
RT
1
FF
2
AF
2
HF
2
指针
指针
固定和
可编程
的状态标志
EF
2
AE
2
OE
A
D
0A
- D
35A
指针
端口A
I / O
指针
端口B
I / O
OE
B
D
0B
- D
35B
WS
0
, WS
1
FIFO # 2
存储阵列
256 x 36
奇偶
检查
资源
注册
奇偶
检查
PF
A
PF
B
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图3b 。详细LH543601框图
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