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的LatticeSC / M系列数据手册

DS1004版本02.1 ， 2008年6月

的LatticeSC / M系列数据手册

介绍

2008年1月

数据表DS1004

特点

■

高性能FPGA架构

15K到115K 4输入查找表（ LUT4s ）

139到942个I / O

700MHz的全局时钟; 1GHz的时钟边缘

■

4到32个高速SERDES和FL exiPCS

（每设备）

性能从600Mbps至3.8Gbps的

在卓越的接收抖动容限（ 0.8UI

3.125Gbps)

低抖动的Tx （ 0.25UI典型的3.125Gbps的）

内置预加重和均衡

低功耗（每通道典型105MW ）

嵌入式物理编码子层（ PCS ）

提供预工程化实现的

以下标准：

- 千兆以太网， XAUI ， PCI Express的， SONET ，串行

RapidIO的， 1G光纤通道， 2G光纤通道

- 1到7.8兆位内存

- 真正的双端口/伪双端口/单

PORT

- 对所有的块RAM专用FIFO逻辑

- 500MHz的性能

其他240K至1.8Mbits分布式RAM

■

SYSCLOCK 网络

每台设备8个模拟锁相环

- 频率范围从15MHz至1GHz的

- 扩频支持

每台设备12的DLL直接控制的I / O

延迟

- 频率范围从100MHz至700MHz的

广泛的时钟网络

- 主要的700MHz和325 MHz的二次

钟

- 1GHz的I / O连接的时钟边缘

精密时钟分频器

- 相匹配的低能x2和x4师

荷兰国际集团钟表

动态时钟选择（ DCS ）

- 无毛刺时钟MUX

■

2Gbps的高性能PURESPEED I / O

支持以下带宽的性能

- 差分I / O高达2Gbps的DDR

（ 1GHz主频）

- 单端内存接口最高

800Mbps

144点击可编程输入延时（ INDEL ）

阻止每一个I / O动态对齐数据

时钟强劲的性能

- 动态位自适应输入逻辑（ AIL ） MON-

每个引脚控功能和控制电路，自动

matically确保正确的建立和保持

- 动态总线：采用控制总线从DLL

- 静态每位

电气标准支持：

- LVCMOS 3.3 / 2.5 / 1.8 / 1.5 / 1.2 ， LVTTL

- SSTL 18年3月2日I，II ; HSTL 18/15 I，II

- PCI ， PCI -X

- LVDS ，迷你-LVDS总线LVDS ， MLVDS ，

LVPECL ， RSDS ，支持Hypertransport

可编程的内部终端电阻（ ODT ）

- 包括戴维南等效低

电源V

端接选项

■

蒙面阵列的成本优化

（ MACO ）模块

片上结构化ASIC模块提供预

工程IP的低功耗，低成本的系统

集成度

■

高性能系统总线

领带FPGA元件与标准

总线架构

- 用于连接外设的用户界面

运行时动态CON组fi guration

■

系统级支持

IEEE标准1149.1边界扫描，再加上

ispTRACY 内部逻辑分析仪

IEEE 1532标准在系统CON组fi guration

1.2V和1.0V操作

板载振荡器进行初始化和一般

利用

嵌入式PowerPC微处理器接口

低成本焊线和高引脚数FL IP芯片

包装

低成本的SPI闪存RAM CON组fi guration

■

内存密集型FPGA

的sysMEM 嵌入式RAM块

2008莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌

或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不另行通知。

www.latticesemi.com

1-1

DS1004 Introduction_01.6

莱迪思半导体公司

表1-1 。 LatticeSC系列选购指南

设备

LUT4s （ K）

的sysMEM块（ 18KB ）

嵌入式内存（兆）

马克斯。分布式内存（兆）

3.8Gbps的SERDES的数量（最多）

DLL文件

模拟PLL

MACO模块

256球引脚fpBGA （ 17 x17毫米）

900球引脚fpBGA （ 31 X 31毫米）

1020球FCBGA （ 33× 33毫米）

1152球FCBGA （ 35毫米x 35毫米）

1704球FCBGA （ 42.5 X 42.5毫米）

SC15

1.03

0.24

139/4

300/8

378/8

476/16

SC25

104

1.92

0.41

介绍

的LatticeSC / M系列数据手册

SC40

216

3.98

0.65

SC80

308

5.68

1.28

SC115

115

424

7.8

1.84

封装I / O / SERDES组合（高度仅1mm焊球间距）

562/16

604/16

660/16

904/32

660/16

942/32

注意：在此初步数据表中的信息是由德网络nition没有网络连接，并最终可能发生变化。请咨询Lat-

蒂斯网站和当地的莱迪思销售经理，以确保您对特定网络阳离子的最新信息

这些产品为您做出关键的设计决策。

在LatticeSCM器件添加MACO启用IP功能的基础LatticeSC器件。表1-2显示了

类型和每个预先设计的IP核的数目。

表1-2。 LatticeSCM系列

设备

FL exiMAC块

千兆以太网模式

万兆以太网模式

PCI Express模式

SPI4.2块

存储器控制器模块

DDR / DDR2 DRAM模式

QDR II / II + SRAM模式

RLDRAM我

RLDRAM II CIO / SIO

低速CDR块

PCI Express的LTSSM （ PHY ）模块

SCM15

SCM25

SCM40

SCM80

SCM115

注：参见各IP核的用户指南，以了解有关特定网络 LatticeSCM器件支持的详细信息。

介绍

FPGA的LatticeSC系列结合了高性能的FPGA架构，高速SERDES ，高性

曼斯的I / O ，并在一个行业领先的架构大型嵌入式RAM 。该FPGA系列采用了

最先进的技术状态，以提供业界最高性能的FPGA之一。

该系列器件包含的功能，以满足当今通信网络系统的需求。这些特点

Tures的包括SERDES，具有嵌入预先PCS （物理编码子层），最高达7.8兆比特的sysMEM的

嵌入式RAM块，专用逻辑，以支持系统级的标准，如RapidIO的，超传输，

SPI4.2 ， SFI - 4 ， UTOPIA ， XGMII和CSIX 。在这个家庭功能的时钟器件乘法，除法和相移

锁相环，无数的DLL ，哪些是需要在今天的高端系统设计的动态无故障时钟的MUX 。

高速，高带宽I / O使得该系列适用于高通量系统。

1-2

莱迪思半导体公司

介绍

的LatticeSC / M系列数据手册

ispLEVER的

莱迪思设计工具允许大型复杂的设计是使用Lat-英法fi ciently实施

ticeSC系列FPGA器件。适用于流行的逻辑综合工具的LatticeSC合成库的支持。

ispLEVER的工具使用综合工具的输出以及从FL OOR规划工具来放置约束

与路线设计中的LatticeSC器件。 ispLEVER的工具提取从路由和背景的时机

诠释它融入到设计中的时序VERI网络阳离子。

莱迪思提供了许多预先设计的IP （知识产权）的ispLeverCORE 模块的LatticeSC系列。

通过使用这些IP地址的标准化模块，设计师可以自由地专注于自己的设计的独特方面，

提高他们的生产力。

创新的高性能FPGA架构，高速SERDES与PCS的支持，内置的sysMEM

内存和高性能I / O相结合的的LatticeSC提供出色的性能为今天的

领先的系统设计。表1-3详细介绍了在实施了几个常用功能的性能

中的LatticeSC 。

表1-3 。对于典型功能的性能速度

功能

32位地址译码器

64位地址译码器

32 ： 1多路复用器

64位加法器（纹波）

32×8的分布式单端口（ SP ）的RAM

64位计数器（向上或向下计数器，非装载）

真正的双端口1024x18位

FIFO端口A ： X36位， B： X9位

性能（兆赫）

539

517

779

353

768

369

372

375

1。有关其他信息，请参阅典型的积木功能性能表

本数据表中。

2.高级信息（ -7速度等级）。

1-3

的LatticeSC / M系列数据手册

架构

2008年6月

数据表DS1004

体系结构概述

与LatticeSC架构包含的逻辑块阵列由可编程I / O单元（ PIC ）包围。之间

逻辑块的行之间spersed是行的sysMEM嵌入式RAM块（ EBR）。左上和

设备的右上角包含SERDES模块及其相关的PCS模块，如显示如图2-1所示。

该设备的左上角和右上角包含SERDES块。 SERDES的每个块包含四个信

内尔斯（四）。每个通道包含一个序列化和反序列化器，同步和字对齐逻辑。

在SERDES四与物理编码子层（PCS ），其包含的逻辑块同时连接

执行校准，编码，解编码和其他功能。在四SERDES模块有独立的电源，接地

和参考电压引脚。

太平洋岛国包含逻辑，以方便信号的调理和从I / O ，他们离开或进入前

FPGA架构。该模块提供了DDR和移位寄存器功能，可充当高速之间的齿轮箱的I / O

和FPGA架构。该模块还包含可编程自适应输入逻辑的调整适用于延迟

信号，当他们进入设备来优化建立和保持时间，并确保稳健的性能。

的sysMEM EBRS是大型专用高速内存块。他们可以是CON连接gured为RAM ， ROM和FIFO 。这些

块有专门的逻辑来简化的FIFO的实现。

该PFU ，PIC和EBR块排列成一个二维网格的行和列中所示

图2-1 。这些区块有许多垂直和水平布线通道资源连接。地方

和路由软件工具自动分配这些布线资源。

拐角包含SYSCLOCK模拟锁相环（ PLL），和延迟锁定环（DLL）的块。该

锁相环有乘法，除法和相移功能;它们被用于管理的相位关系

时钟。与LatticeSC架构提供每个设备的八个模拟PLL和DLL的12 。该DLL文件提供了一种简单

延迟能力，也可用于校准该装置内的其他延迟。

在家庭中的每个设备都有一个JTAG端口与内部逻辑分析仪（ ispTRACY ）的能力。该SYSCONFIG

端口允许串行或并行设备CON组fi guration 。系统总线简化网络上课的克斯特的连接

最终微处理器的设备，如SERDES和PCS CON组fi guration或接口的一般任务

FPGA逻辑。该LatticeSC器件采用1.2V他们与1.0V操作也可能核心电压操作。

2008莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌

或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不另行通知。

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2-1

DS1004一

rchitecture_01.9