【的LatticeECP / EC系列数据手册DS1000版本02.7 ， 2008年2月】,IC型号LFEC3E-5FN256C,LFEC3E-5FN256C PDF资料,LFEC3E-5FN256C经销商,ic,电子元器件-51电子网

的LatticeECP / EC系列数据手册

DS1000版本02.7 ， 2008年2月

的LatticeECP / EC系列数据手册

介绍

2005年5月

数据表

特点

■

广泛的密度和封装选项

1.5K到32.8K LUT4s

65到496个I / O

密度迁移支持

■

的sysDSP 块（的LatticeECP 版本）

高性能乘法和累加

4 8块

4至8 36x36的乘法器或

- 16 32个18x18乘法器或

32至64 9x9的乘数

■

专用DDR内存支持

实现了接口高达DDR400 （ 200MHz的）

LVCMOS 3.3 / 2.5 / 1.8 / 1.5 / 1.2

LVTTL

3/2 SSTL I类， II ， SSTL18 I类

18 HSTL I类， II ， III ， HSTL15 I类， III

PCI

LVDS ，总线LVDS ， LVPECL ， RSDS

■

SYSCLOCK 锁相环

每个设备最多可以四个模拟锁相环

时钟乘法，除法和相移

■

嵌入式和分布式存储器

18 Kb至498千位的sysMEM 嵌入式

RAM块（ EBR ）

高达131 Kb的分布式RAM

灵活的内存资源：

分布式块存储器

■

系统级支持

IEEE标准1149.1边界扫描，再加上

ispTRACY 内部逻辑分析仪功能

SPI FL开机界面灰

1.2V电源

■

低成本FPGA

针对主流应用特点优化

低成本的TQFP和PQFP封装

■

灵活的I / O缓冲器

可编程sysI / O 缓冲器支持宽

一系列的接口：

表1-1 。的LatticeECP / EC系列选购指南

设备

PFU / PFF行

PFU / PFF列

PFU就能/ PFFs

的LUT （ K）

分布式RAM （千位）

EBR SRAM （千位）

EBR块SRAM

sysDSP模块

18x18乘法器

电压（V）的

锁相环数

封装和I / O组合：

100引脚TQFP封装（ 14 ×14 MM）

144引脚TQFP （ 20 ×20 MM）

208引脚PQFP （ 28 ×28 MM）

256球引脚fpBGA （ 17× 17mm）的

484球引脚fpBGA （ 23 ×23 MM）

672球引脚fpBGA （ 27 ×27 MM）

1.的LatticeECP设备只。

LFEC1

192

1.5

—

1.2

112

LFEC3

384

3.1

—

1.2

145

160

LFEC6/

LFECP6

768

6.1

1.2

LFEC10/

LFECP10

1280

10.2

276

1.2

LFEC15/

LFECP15

1920

15.4

350

1.2

LFEC20/

LFECP20

2464

19.7

424

1.2

LFEC33/

LFECP33

4096

32.8

131

498

1.2

147

195

224

147

195

288

195

352

360

400

360

496

2005莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌

或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不另行通知。

www.latticesemi.com

1-1

Introduction_01.3

莱迪思半导体公司

介绍

的LatticeECP / EC系列数据手册

介绍

在的LatticeECP / EC系列FPGA器件进行了优化，以较低的成本提供主流FPGA特性。为

最大的性能和价值，对的LatticeECP （经济舱） FPGA的概念结合了英法fi cient FPGA

面料采用高速专用功能。莱迪思的第一个科幻系列来实现这种方法的LatticeECP-

DSP （经济舱DSP ）系列，提供专用的高性能DSP块芯片上。用于LatticeEC

（经济）家族支持的LatticeECP设备的所有通用功能，无需专门的功能

块，以达到降低成本的解决方案。

在的LatticeECP / EC FPGA架构，这是从充分考虑低成本开始设计的，包含所有关键

FPGA元素：基于LUT的逻辑，分布式和嵌入式存储器，锁相环，支持主流的I / O 。

专用DDR内存接口逻辑还包括支持该内存越来越prev-

alent在对成本敏感的应用程序。

ispLEVER的

设计工具套件莱迪思允许大型复杂的设计，以实现用英法fi ciently

的LatticeECP / EC FPGA系列。适用于流行的逻辑综合的的LatticeECP / EC合成库的支持

工具。 ispLEVER的工具使用综合工具的输出以及从FL OOR规划工具的约束

布局布线中的LatticeECP / EC器件的设计。下的ispLEVER工具从路由中提取的时机

和背诠释成设计的时序VERI网络阳离子。

莱迪思提供了许多预先设计的IP （知识产权）的ispLeverCORE 模块的的LatticeECP / EC

家庭。通过使用这些IP地址的标准化模块，设计师可以自由地专注于独特的方面

设计，提高他们的工作效率。

1-2

的LatticeECP / EC系列数据手册

架构

2007年5月

数据表

体系结构概述

在的LatticeECP -DSP以及LatticeEC架构包含由可编程I包围的逻辑块阵列/

O单元（ PIC ）。逻辑块的行之间穿插有行的sysMEM嵌入式RAM块（EBR ），如

在图2-1和图2-2所示。此外，的LatticeECP - DSP支持DSP块的附加行，如图

图2-2 。

有两种类型的逻辑块，所述可编程功能单元（ PFU）和可编程功能单元

而RAM / ROM （ PFF ）。该PFU包含构建块的逻辑，算术，RAM，ROM和注册功能

系统蒸发散。该PFF块包含逻辑，算术和ROM功能的积木。这两个PFU和PFF块

对于灵活性进行了优化，使复杂的设计可以快速实施，英法fi ciently 。逻辑模块

排列成二维阵列。只有一种类型的块时，每行中使用。在PFU块的输出用

侧行。所述芯的其余部分由行PFF块的散布有排PFU块组成。对于每一个

三行PFF块有一排PFU块。

每个PIC块包括2个PIO （PIO对）与它们各自的sysI / O接口。在左边的PIO对和

该设备的右边缘可以CON组fi gured的LVDS发送/接收对。的sysMEM EBRS是大型专用快

存储器块。他们可以是CON连接gured为RAM或ROM 。

该PFU ， PFF ，PIC和EBR块排列成一个二维网格的行和列中所示

图2-1 。这些块被以许多垂直和水平的路由信道资源相连。的地方，

路由软件工具自动分配这些布线资源。

在含有的sysMEM块的行的端部是在SYSCLOCK锁相环（ PLL）的块。这些

锁相环有乘法，除法和相移功能;它们被用于管理的相位关系

时钟。在的LatticeECP / EC架构提供高达每台设备4个PLL 。

在家庭中的每个设备都有一个JTAG端口与内部逻辑分析仪（ ispTRACY ）的能力。该SYSCONFIG

端口允许串行或并行设备CON组fi guration 。在的LatticeECP / EC器件使用1.2V为核心的电压

年龄。

2007莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌

或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不另行通知。

www.latticesemi.com

2-1

Architecture_01.9

莱迪思半导体公司

架构

的LatticeECP / EC系列数据手册

图2-1 。简化的框图，对LatticeEC设备（顶级）

可编程I / O单元

（PIC ）包括的sysIO

接口

的sysMEM嵌入式

RAM块（ EBR ）

JTAG端口

SYSCONFIG编程

端口（包括专用

和两用引脚）

PFF （ PFU不

内存）

SYSCLOCK PLL

可编程

功能单元（ PFU ）

图2-2 。简化的框图，的LatticeECP - DSP器件（顶级）

可编程I / O单元

（PIC ）包括的sysIO

接口

的sysMEM嵌入式

RAM块（ EBR ）

JTAG端口

SYSCONFIG编程

端口（包括专用

和两用引脚）

PFF （快速PFU

而RAM / ROM）

的sysDSP块

SYSCLOCK PLL

可编程

功能单元（ PFU ）

2-2