数据手册，修订版1

2004年5月5日

LCK4993/LCK4994

低电压PLL时钟驱动器

1，产品特点

s

说明2

该LCK4993和LCK4994低电压的PLL的时钟驱动器

提供对系统时钟的功能可由用户选择的控制。

多路输出的时钟驱动器提供的系统

积分器具有必要的功能，以优化的定时

高性能的计算机和通信系统。

每18配置的输出驱动器终止

用阻抗低至50传输线

而

提供最小的，指定的输出歪斜的LVTTL

的水平。的输出被设置在5组。银行1-4

允许的1分频功能12 ，同时

在625 PS- 1300 ps递增，允许调整阶段

高达10.4纳秒。一输出银行还包括一个

独立的时钟反向功能。该银行的反馈

由两个输出，可除以功能

从1到12和有限相位调整。中的任何一个

这些18的输出可以被连接到反馈

输入驱动器或其他输入。

可选的参考输入是容错功能，

可以切换到辅助时钟源平稳变化

当主时钟源不操作。该

参考输入和反馈输入可配置为

可同时接收LVTTL或差分（ LVPECL ）输入。

完全集成的PLL降低抖动，并简化

电路板布局。

12兆赫， 100兆赫（ LCK4993 ） ，或24兆赫， 200兆赫

（ LCK4994 ）输出操作

对相匹配的输出歪斜<200 PS

零输入至输出延迟

能够驱动18 LVTTL 50 ％占空比输出

50

终止线

3.3 V / 2.5 V LVTTL /低压差（ LVPECL ）容错

和热插入参考输入

从625 PS达1300 ps的步骤阶段调整

到± 10.4纳秒

的输出的分频比（16 ，8，10 ， 12）的

（1-6 ， 8 ）×输入频率乘以比率

单独的输出禁止银行为积极的动力

管理和降低EMI

测试输出高阻抗（Hi -Z ）选项

施行

与锁定指示完全集成的PLL

单3.3 V / 2.5 V± 10 ％电源

100引脚TQFP封装

100球FSBGA包

引脚对引脚兼容

柏

CY7B993V和

CY7B994V

s

s

s

s

s

s

s

s

s

s

s

s

s

s

LCK4993/LCK4994

低电压PLL时钟驱动器

数据手册，修订版1

2004年5月5日

目录

目录

页面

1，产品特点.............................................................................................................................................................................1

说明2 ..........................................................................................................................................................................1

3功能框图...................................................................................................................................................3

4引脚信息...................................................................................................................................................................4

4.1 100引脚TQFP图...............................................................................................................................................4

4.2引脚说明...........................................................................................................................................................5

5功能描述........................................................................................................................................................7

5.1相位频率检测器和过滤器..........................................................................................................................7

5.2压控振荡器，控制逻辑，分频器和鉴相发电机....................................................................................................7

5.3时间单位定义.....................................................................................................................................................7

5.4分频和相位选择矩阵...................................................................................................................................8

可编程偏移输出的5.5时序关系........................................... .................................................. 9 ....

5.6输出禁用描述........................................................................................................................................10

5.7 INV3引脚功能......................................................................................................................................................10

5.8锁定检测输出说明.................................................................................................................................10

5.9工厂测试模式说明..................................................................................................................................11

5.9.1出厂测试复位...........................................................................................................................................11

5.10绝对最大额定值.....................................................................................................................................11

5.11操作注意事项..............................................................................................................................................12

5.12热学参数（定义和值） .........................................................................................................12

6电气特性..................................................................................................................................................14

7时序...............................................................................................................................................................................18

7.1开关特性..........................................................................................................................................18

7.2交流测试负载和波形..................................................................................................................................21

7.3交流时序图...................................................................................................................................................22

8大纲图..............................................................................................................................................................23

8.1 100引脚TQFP ............................................................................................................................................................23

8.2 100球FSBGA ........................................................................................................................................................24

9订购信息.........................................................................................................................................................25

表

表4-1 。 100引脚FSBGA引脚分配.........................................................................................................................4

表4-2 。 100引脚TQFP说明...................................................................................................................................5

表5-1 。频率范围选择.......................................................................................................................................7

表5-2 。 n因子Determination..........................................................................................................................................7

表5-3 。输出偏斜选择功能................................................................................................................................8

表5-4 。输出分频器功能.........................................................................................................................................8

表5-5 。 DIS [1： 4] / FBDIS针Functionality.........................................................................................................................10

表5-6 。工厂测试模式频率分频选择....................................................................................................... 11

表5-7 。绝对最大额定值................................................................................................................................. 11

表5-8 。处理Precautions...........................................................................................................................................12

表5-9 。热参数值..................................................................................................................................13

表6-1 。电气特性（T

A

-40 ° C至+ 85 ° C，V

DD

= 3.3 V ± 10%)..................................................................14

表6-2 。电气特性（T

A

-40 ° C至+ 85 ° C，V

DD

= 2.5 V ± 10%)..................................................................16

表7-1 。开关特性（T

A

-40 ° C至+ 85 ° C，V

DD

= 3.3 V ± 10%) .................................................................18

表7-2 。开关特性（T

A

-40 ° C至+ 85 ° C，V

DD

= 2.5 V ± 10%) .................................................................20

表9-1 。 LCK4993订购Information............................................................................................................................25

表9-2 。 LCK4994订购Information............................................................................................................................25

科幻居雷什

图3-1 。 LCK4993和LCK4994功能框图............................................ ................................................. 3

图4-1 。 100引脚TQFP封装（顶部View).....................................................................................................................4

图5-1 。典型的输出与FB连接到一个零偏移输出....................................... ......................................... 9

图7-1 。交流测试负载和波形..........................................................................................................................21

图7-2 。 AC时序图...........................................................................................................................................22

2

杰尔系统公司

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LCK4993/LCK4994

低电压PLL时钟驱动器

3功能框图。

FBKA +

FBKA-

FBKB +

FBKB-

FBSEL

REFA +

REFA-

REFB +

REFB-

REFSEL

LOCK

相

频率

探测器

V

CO

控制逻辑

分而相

发电机

滤波器

FS

3

3

Output_Mode

FBF0

FBDS0

FBDS1

FBDIS

4F0

4F1

4DS0

4DS1

DIS4

3F0

3银行

3F1

3DS0

3DS1

DIS3

INV3

2F0

2F1

2DS0

2DS1

DIS2

1F0

银行1

1F1

1DS0

1DS1

DIS1

3

3

3

银行反馈

分而

相选择

矩阵

QFA0

QFA1

3

3

3

3

3

3

3

3

分而

相选择

矩阵

分而

相选择

矩阵

4银行

4QA0

4QA1

4QB0

4QB1

3QA0

3QA1

3QB0

3QB1

3

3

3

3

3

3

3

3

分而

相选择

矩阵

分而

相选择

矩阵

2银行

2QA0

2QA1

2QB0

2QB1

1QA0

1QA1

1QB0

1QB1

图3-1 。 LCK4993和LCK4994功能框图

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3

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4引脚信息

4.1 100引脚

TQFP

图

LOCK

FBDS1

FBDS0

GND

1QB1

V

DDN

1QB0

GND

GND

1QA1

V

DDN

1QA0

GND

GND

QFA0

V

DDN

QFA1

GND

GND

FBKB +

FBKB-

FBSEL

FBKA-

FBKA +

V

DDQ

100

99

98

97

96

95

26

27

28

29

30

31

32

33

34

35

36

37

38

GND

GND

GND

V

DDQ

V

DDQ

2F1

1F1

DIS1

DIS2

GND

3QA0

V

DDN

3QA1

GND

GND

3QB0

V

DDN

3QB1

GND

V

DDQ

INV3

GND

Output_Mode

5-8885 （ F） R.1

图4-1 。 100引脚TQFP封装（顶视图）

表4-1 。 100引脚FSBGA引脚分配

1

A

B

C

D

E

F

G

H

J

K

1QB1

V

DDN

GND

LOCK

4QB1

4QB0

4QA1

2

1QB0

V

DDN

GND

4F0

V

DDN

V

DDN

2DS1

3

1QA1

V

DDN

GND

3F1

4DS1

3DS1

V

DDQ

4

1QA0

V

DDN

GND

GND

GND

GND

GND

5

QFA0

V

DDN

GND

FBDS1

3F0

GND

GND

6

QFA1

V

DDN

GND

FBDS0

4F1

GND

GND

7

FBKB +

V

DDQ

V

DD

Q

2F0

GND

GND

GND

V

DDQ

GND

39

40

41

42

43

44

45

46

47

48

49

50

GND

3F1

4F1

3F0

4F0

4DS1

3DS1

GND

4QB1

V

DDN

4QB0

GND

GND

4QA1

V

DDN

4QA0

GND

2DS1

1DS1

V

DDQ

4DS0

3DS0

2DS0

1DS0

GND

94

93

92

91

90

89

88

87

86

85

84

83

82

81

80

79

78

77

76

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

V

DDQ

REFA +

REFA-

REFSEL

REFB-

REFB +

2F0

FS

GND

2QA0

V

DDN

2QA1

GND

GND

2QB0

V

DDN

2QB1

GND

FBF0

1F0

GND

V

DDQ

FBDIS

DIS4

DIS3

8

V

DD

Q

FBKB-

GND

V

DDQ

FS

FBF0

V

DDQ

9

FBKA-

FBSEL

GND

REFSEL

V

DDN

V

DDN

1F0

10

FBKA +

REFA +

REFA-

REFB-

REFB +

2QA0

2QA1

4QA0

1DS1

1DS0

V

DDQ

GND

GND

V

DDQ

输出？

模式

INV3

3QB0

FBDIS

2QB0

4DS0

2F1

3DS0

1F1

2DS0

DIS2

DIS1

V

DDN

V

DDN

3QA0

V

DDN

3QA1

GND

GND

DIS3

3QB1

2QB1

DIS4

4

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4.2引脚说明

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低电压PLL时钟驱动器

对于所有的三态输入，低指示GND连接，中间表示一个打开的连接，以及高表示

连接到V

DD

。内部端接电路包含一个未连接的输入V

DD

/2.

表4-2 。 100引脚TQFP说明

针

1, 8, 12, 13, 17, 25—28,

35, 39, 40, 44, 47, 50,

55, 58, 62, 63, 67, 82,

83, 87, 88, 92, 93, 97

2—5, 31, 32, 56, 69

6, 7, 18, 19, 21—24

9, 11, 14, 16, 36, 38, 41,

43, 59, 61, 64, 66, 89,

91, 94, 96

10, 15, 37, 42, 60, 65,

85, 90, 95

20, 29, 30, 45, 49, 54,

75, 76

33, 34, 51, 52

符号

GND

TYPE

动力

I / O

—

地面上。

描述

[1:4]F[0:1]

[1： 4] DS [0：1 ]

[1 ： 4 ] Q [ A：B ] [0 ： 1 ]

3-Level

输入

3-Level

输入

LVTTL

V

DDN

V

DDQ

DIS [1： 4]

动力

动力

LVTTL

输出相位功能选择。

每对控制相位

输出各银行的功能，请参阅

表5-3 。

I

输出分频器功能选择。

每对控制鸿沟

输出各银行的功能，请参阅

表5-4 。

O

时钟输出。

这些输出提供了众多的鸿沟，

由所确定的相位选择功能[1： 4] DS [0：1 ]和

[1： 4] F [ 0：1]的输入。

—

输出缓冲电源。

电源为每个输出对。

—

内部电源。

电源的内部电路。

I

d

输出禁用。

每个输入控制各个状态

输出库。

低=的[1 ： 4 ] Q [ A：B ] [0 ： 1 ]启用，请参阅

表5-5 。

高=输出银行被禁止的拖延或Hi -Z状态;

禁用状态由OUTPUT_MODE确定。

反转模式。

该输入只影响区块3 。

低=每一个匹配输出对将成为互补

（ 3QA0 + ， 3QA1- ， 3QB0 + ， 3QB1- ） 。

中秋节=所有四个输出将是同相。

高=所有四个在同一银行输出将被反转。

输出模式。

该引脚决定了时钟输出“禁用

状态。

低=时钟输出将禁止举行过的模式。

中秋节=器件进入工厂测试模式。

高=时钟输出将禁用HI -Z 。

反馈禁用。

这个输入控制QFA的状态[ 0 ： 1 ] 。

低=的QFA [ 0 ： 1 ]启用，请参阅

表5-5 。

高=的QFA [ 0 ： 1 ]被禁用的拖延或Hi -Z状态;该

禁用状态由OUTPUT_MODE确定。

反馈输出相位功能选择。

该输入阻止 -

矿山反馈银行的相位函数QFA [ 0 ： 1 ]输出

看跌期权，见

表5-3 。

频率选择。

这个输入必须根据设置

额定频率（f

喃

） ，见

表5-1 ） 。

参考输入。

这些输入可以作为差分操作

PECL或单端TTL参考输入到PLL 。当

操作为单端LVTTL输入，互补

输入必须悬空。

I

46

INV3

3-Level

输入

I

48

OUTPUT_MODE 3级

输入

I

53

FBDIS

LVTTL

I

d

57

FBF0

3-Level

输入

I

68

70, 71, 73, 74

3-Level

输入

REFB + ， REFB- ， LVTTL /

REFA- ， REFA + LVDIFF

FS

I

I

注：我

d

=每个输入有一个内部下拉电阻。

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