数据表
2003年2月
LCK4973
低电压PLL时钟驱动器
特点
s
s
s
描述
杰尔系统公司的LCK4973是一个3.3 V / 2.5 V ，
对于高性能的RISC或基于PLL的时钟驱动器
CISC处理器的系统。该LCK4973有
高达240 MHz的输出频率和时滞
小于250 ps的，使其成为理想的同步
系统。该LCK4973包含12个低歪斜
输出和灵活性反馈/同步输出
简单的实现。
有频率可编程的稳健水平
除了12个低扭曲的输出之间
输入/输出关系。这使得很
输入参考对的灵活的编程
的输出频率。该LCK4973包含
灵活的输出启用和禁用计划。这
有助于执行系统调试以及提供多
省电方案，满足绿色级
机器的要求。
该LCK4973设有一个上电复位功能，
它会自动在上电复位装置，
提供QFB之间自动同步
和其他输出。
该LCK4973为3.3 V / 2.5 V兼容，需要
无需外部环路滤波器。它具有驾驶能力
50
传输线。系列终止线有
驱动两个50的能力
在平行线，
有效地加倍扇出。
完全集成的PLL 。
输出频率高达240 MHz 。
兼容
PowerPC的
和
奔腾
微处理器。
52针TQFPT 。
3.3 V / 2.5 V电源。
针与973型设备兼容。
±100 ps的典型周期到周期抖动。
小于250 ps输出歪斜。
s
s
s
s
s
LCK4973
低电压PLL时钟驱动器
数据表
2003年2月
销信息
引脚图
VCO_SEL
fsela0
fsela1
fselb0
41
52
V
SS
MROEB
Frz_Clk
Frz_Data
fselFB2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
PCLK
PCLK
V
DDA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
INV_CLK
51
50
49
48
47
46
45
44
43
42
40
39
38
37
36
35
34
V
SS
Qb0
V
DDO
Qb1
V
SS
Qb2
V
DDO
Qb3
Ext_FB
V
SS
QFB
V
DDI
fselFB0
LCK4973
15
V
SS
16
Qc3
17
V
DDO
18
Qc2
19
fselc1
20
fselc0
21
Qc1
22
V
DDO
23
Qc0
24
V
SS
25
QSYNC
26
fselFB1
fselb1
33
32
31
30
29
28
27
V
DDO
V
DDO
Qa0
Qa1
Qa2
Qa3
V
SS
V
SS
2331.a （ F）
注：所有输入具有内部上拉电阻（ 50 kΩ）连接，除了PCLK和PCLK 。
图1. 52引脚TQFPT
2
杰尔系统公司
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LCK4973
低电压PLL时钟驱动器
销信息
（续）
引脚说明
表1.引脚说明
针
1, 15,
24, 30,
35, 39,
47, 51
2
符号
V
SS
TYPE
地
I / O
—
地面上。
描述
MROEB
LVTTL
I
主复位和输出使能输入。
注意：
当MR / OE设置为高时，PLL将被扰乱，
输出将在一个不确定的频率，直到MR / OE是
重新锁定。
3
4
5
Frz_Clk
Frz_Data
fselFB2
LVTTL
LVTTL
LVTTL
I
I
I
冻结模式。
冻结模式。
反馈分频器输出功能选择。
这个输入，连同销
fselFB0和fselFB1 ，控制银行反馈的分频器功能
的输出。请参阅表3的更多细节。
PLL旁路选择。
0 =内部PLL被旁路，选择的参考输入
提供的时钟来操作该设备。
1 =内部PLL提供的内部时钟来操作该设备。
参考选择输入。
该REF_SEL输入控制参考输入
到PLL。
0 =输入的选择通过TCLK_Sel输入。
1 = PCLK选择。
TTL时钟选择输入。
该TCLK_Sel输入控制哪些TCLK
输入将被用作参考输入，如果REF_SEL被设置为0 。
0 = TCLK0被选中。
1 = TCLK1被选中。
LVTLL参考输入。
这些输入提供参考频率
为内部PLL当REF_SEL和TCLK_Sel选择。
差分参考输入。
这个低电压差分PECL输入
当被选择的规定的基准频率为内部PLL
REF_SEL 。
差分参考输入。
这个低电压差分PECL输入
当被选择的规定的基准频率为内部PLL
REF_SEL 。
反转模式。
该输入只影响质量控制的银行。
质量控制银行0 =所有输出都在正相一致。
1 = QC2和QC3从QC0及QC1的正常相位反相。
时钟输出。
这些输出，随着的Qa [0：3 ] ， QB [0：3 ]和Q FB个
输出，提供由fsela [0：3 ]确定的众多除法功能，
fselb [ 0 ： 3 ] ，而fselFB [ 0 ： 2 ]见表2和表3的更多细节。
6
PLL_EN
LVTTL
I
7
REF_SEL
LVTTL
I
8
TCLK_SEL
LVTTL
I
9, 10
11
TCLK [ 0 ： 1 ]
PCLK
LVTTL
LVTTL
I
I
12
PCLK
LVTTL
I
13
14
V
DDA
INV_CLK
动力
LVTTL
—
PLL电源。
I
16, 18,
21, 23
17, 22,
33, 37,
45, 49
QC [3：0 ]
LVTTL
O
V
DDO
动力
—
输出缓冲电源。
杰尔系统公司
3
LCK4973
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销信息
（续）
引脚说明
（续）
表1.引脚说明
（续）
针
19, 20
25
符号
fselc [1 ：0]的
QSYNC
TYPE
LVTTL
LVTTL
I / O
I
O
描述
输出分频器功能选择。
每对控制分频器功能
的输出各自的银行。请参阅表2的更多细节。
PLL锁定指示灯。
0 = PLL正在尝试获得锁。
1 =该输出表明内部PLL被锁定到基准
信号。
注意：
如果不存在活动所选择的参考输入， QSync可
不能准确地反映内部PLL的状态。该引脚
驱动逻辑，但不是戴维南端接的传输线。这是
始终积极不进入高阻抗状态。 QSync
提供测试模式的信息时PLL_EN被设置为0 。
26
fselFB1
LVTTL
I
反馈分频器输出功能选择。
这个输入，连同销
fselFB1和fselFB2 ，控制银行反馈的分频器功能
的输出。请参阅表3的更多细节。
反馈分频器输出功能选择。
这个输入，连同销
fselFB0和fselFB2 ，控制银行反馈的分频器功能
的输出。请参阅表3的更多细节。
时钟输出。
这个输出，随着的Qa [0：3 ]和Qc的[0：3 ]的输出，
提供了由fsela [0：3 ]确定的众多除法功能，
fselb [0：3 ] ，并且fselFB [0： 2] 。见表2和表3的更多细节。
PLL反馈输入。
此输入用于连接一个时钟
输出（通常为Q FB个）连接到PLL的反馈输入。
时钟输出。
这些输出，随着的Qa [0：3 ] ， Qc的[0：3 ]和Q FB个
输出，提供由fsela [0：3 ]确定的众多除法功能，
fselb [0：3 ] ，并且fselFB [0： 2] 。见表2和表3的更多细节。
输出分频器功能选择。
每对控制分频器功能
的输出各自的银行。请参阅表2的更多细节。
输出分频器功能选择。
每对控制分频器功能
的输出各自的银行。请参阅表2的更多细节。
时钟输出。
这些输出，随着QB [0：3 ] ， Qc的[0：3 ]和Q FB个
输出，提供由fsela [0：3 ]确定的众多除法功能，
fselb [0：3 ] ，并且fselFB [0： 2] 。见表2和表3的更多细节。
V
CO
频率选择输入。
该输入选择标称工作
在V的范围内
CO
在PLL使用。
0 = V
CO
范围为100MHz -240 MHz的。
1 = V
CO
范围为200 MHz - 480 MHz的。
27
fselFB0
LVTTL
I
28
29
V
DDI
QFB
动力
LVTTL
—
PLL电源。
O
31
32, 34,
36, 38
40, 41
42, 43
44, 46,
48, 50
52
Ext_FB
QB [3 ：0]的
LVTTL
LVTTL
I
O
fselb [1 ：0]的
FSELA [1 ：0]的
质量保证[3：0 ]
LVTTL
LVTTL
LVTTL
I
I
O
VCO_SEL
LVTTL
I
4
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低电压PLL时钟驱动器
表2.功能表QA， QB和质量控制
fsela1 fsela0的Qa fselb1 fselb0 QB fselc1 fselc0 Qc的
0
0
1
1
0
1
0
1
÷4
÷6
÷8
÷12
0
0
1
1
0
1
0
1
÷4
÷6
÷8
÷10
0
0
1
1
0
1
0
1
÷2
÷4
÷6
÷8
功能说明
使用选择线（ fsela [1： 0]， fselb [1： 0]， fselc [1： 0]，
fselFB [2 ：0]） ，下面的输出频率比
之间的输出能够得到：
s
s
s
s
s
s
s
s
s
s
s
1:1
2:1
3:1
3:2
4:1
4:3
5:1
5:2
5:3
6:1
6:5
表3.功能表QFB
fselFB2
1
0
0
0
0
1
1
1
1
fselFB1
0
0
1
1
0
0
1
1
fselFB0
0
1
0
1
0
1
0
1
QFB
÷4
÷6
÷8
÷10
÷8
÷12
÷16
÷20
这可以通过按较低的控制信号来实现
之前输出的重合边一个时钟沿
QA和QC 。同步输出指示时
会发生这些上升沿。反馈可选择性
频率无关的输出频率。
输出频率可以是奇数或偶数倍
输入参考时钟，以及小于所述
输入频率。
上电复位功能被设计来复位
对于上电之间的同步后，系统
QFB等输出。这解决的问题
重置如果fselFB2是高举在上电。所有其他
的FSEL引脚状态自动同步
在PLL时钟采集。所有输出均初始化
活跃在电源上。
该LCK4973独立使每个输出
通过串行输入端口。禁用时（冷冻）时，
输出将锁定在较低的状态，但内部状态
机器不会受到影响。当重新使能时，
输出初始化阶段，并同步与
没有复活。此冻结只发生在
输出为低电平状态，防止欠幅脉冲
一代。
1.如果fselFB2被设置为1 ，则可能需要以后施加一个复位脉冲
通电，以保证所述Q FB个和之间的同步
其他投入。
表4.功能表逻辑的选择
控制引脚
VCO_SEL
REF_SEL
TCLK_SEL
PLL_EN
MR / OE
INV_CLK
逻辑0
VCO/2
TCLK
TCLK0
旁路PLL
主复位/
输出高阻
非反相
QC2 ， QC3
逻辑1
VCO
XTAL （ PECL ）
TCLK1
启用PLL
启用输出
倒QC2 ，
Qc3
杰尔系统公司
5
QQ：2881677436 复制
