【数据表2001年11月LCK4950低电压PLL时钟驱动器特点sssss完全集成锁相环（PLL）的振】,IC型号LCK4950,LCK4950 PDF资料,LCK4950经销商,ic,电子元器件-51电子网

数据表

2001年11月

LCK4950

低电压PLL时钟驱动器

特点

s

完全集成锁相环（PLL）的

振荡器或晶体参考输入

输出频率高达180 MHz的

输出禁用高阻抗

兼容

PowerPC的

,

英特尔

和高

高性能RISC微处理器

TQFP封装

输出频率可配置

± 35 ps的典型周期到周期抖动

销与兼容

摩托罗拉

MPC950时钟

司机

提供输入的参考时钟的灵活性，二

可选择的分频比例可在

LCK4950 。内部V

CO

运行在任2倍或4倍

高速输出。该FBSEL引脚用于

通过的16除以8或分频之间选择

V

CO

频率与输入进行比较

参考。这些选项允许输入参考

为任一个的一半，四分之一，或八分之一的

高速输出。

该LCK4950能够扫描时钟分配或

系统诊断由于外部测试时钟

输入。该REF_SEL引脚允许选择

一个晶体输入到一个内部振荡器的间

参考的TTL电平振荡器输入或选择

直接。只有并联谐振晶体是必需的

板载晶体振荡器外部

组件。

该LCK4950是完全3.3 V兼容，需要

无需外部环路滤波器元件。所有输入接受

LVCMOS或LVTTL电平兼容的同时，

输出提供LVCMOS电平的能力

驱动终止50

传输线。该

LCK4950可以驱动两个痕迹，给人一种装置

有效的扇出1:18的串联端接50

线。为了获得最佳性能和电路板密度，

该器件封装在7毫米× 7毫米32引脚

TQFP封装。

s

描述

该LCK4950是一个基于PLL的时钟驱动器

供高性能的时钟树的设计。

该LCK4950是3.3 V兼容输出

高达180兆赫和输出的歪斜频率

200 ps的。该LCK4950可以容纳最多

通过采用全苛刻的树设计

差的PLL设计。这最小化了周期到周期

抖动，当设备充当其临界

为锁相环在现在的微处理器的参考时钟

和ASIC的。该器件有九个低偏移

支持的时钟可配置输出

在各种高性能的需求

微处理器。

LCK4950

低电压PLL时钟驱动器

数据表

2001年11月

描述

（续）

fsela

PLL_EN

TCLK

REF_SEL

÷2/÷4

相

探测器

xtal1

xtal2

XTAL

OSC

LPF

÷8/÷16

（下拉）

FBSEL

fselb

(V

CO

)

200兆赫， 480兆赫

Qa

÷4/÷8

Qb

÷4/÷8

Qc0

Qc1

fselc

MR / OE

上电复位

÷4/÷8

Qd0

Qd1

fseld

Qd2

Qd3

Qd4

5-9698 (F)

图1.逻辑图

2

杰尔系统公司

数据表

2001年11月

LCK4950

低电压PLL时钟驱动器

销信息

Qd0

Qd1

18

Qc0

Qc1

V

DD

V

DD

V

SS

V

SS

17

16

15

14

13

LCK4950

V

SS

TCLK

PLL_EN

REF_SEL

29

30

31

32

1

2

3

4

5

6

7

8

12

11

10

9

Qd4

V

DD

MR / OE

xtal2

24

23

22

21

20

V

SS

Qb

V

DD

Qa

25

26

27

28

19

Qd2

V

DD

Qd3

V

SS

fsela

fselb

fseld

FBSEL

V

DDA

xtal1

fselc

V

SS

5-9699 (F)

图2.引脚图

功能说明

表1.功能表

REF_SEL

1

0

PLL_EN

1

0

FBSEL

1

0

MR / OE

1

0

fseln

1

0

功能

TCLK

Xtal_Osc

功能

启用PLL

PLL旁路

功能

÷8

÷16

功能

输出禁用

输出启用

功能

QA =

÷4;

QB ： D =

÷8

QA =

÷2;

QB ： D =

÷4

杰尔系统公司

3

LCK4950

低电压PLL时钟驱动器

数据表

2001年11月

功能说明

（续）

表2.功能表

输入

fsela

0

1

fselb

0

1

0

1

fselc

0

1

0

1

0

1

0

1

fseld

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

Qa(1)

2x

x

输出

Qb(1)

x

x/2

x

x/2

Qc(2)

x

x/2

x

x/2

x

x/2

x

x/2

Qd(5)

x

x/2

x

x/2

x

x/2

x

x/2

x

x/2

x

x/2

x

x/2

x

x/2

共有2个

1

0

汇总

共有X

8

3

6

1

7

2

3

0

9

4

7

2

8

3

6

1

共X / 2

0

5

2

7

1

6

5

8

0

5

2

7

1

6

3

8

注： X = FVCO / 4 ; 200兆赫< FVCO < 480兆赫。

表3. PLL输入参考特点

特征

TCLK输入上升/瀑布

参考输入频率

晶体振荡器频率

参考输入占空比

符号

t

r

, t

f

REF

f

XTAL

f

refDC

民

—

—*

12.5

25

最大

3.0

—*

25

75

单位

ns

兆赫

%

*最大和最小输入值是由V的限制

CO

锁定范围和反馈分频器的TCLK或XTAL1输入。

参见更多信息水晶Applications部分。

4

杰尔系统公司

数据表

2001年11月

LCK4950

低电压PLL时钟驱动器

应用

编程LCK4950S

几个频率的关系是由LCK4950配置。 1频率比：1,2 ：1,4 ： 1和4：2 ：1的

可以从配置输出分频器为四组输出。以确保输出占空比

总是50％，则LCK4950使用偶数分频器。表4示出了LCK4950的输出配置，描述

用V输出

CO

频率作为参考。例如，设置质量保证输出到V

CO

/ 2， Qb和与Qc的

到V

CO

/ 4 ，和Qd的到V

CO

/ 8将提供4的输出频率的关系：2：1 。

表4.可编程输出频率的关系

输入

fsela

0

1

fselb

0

1

0

1

fselc

0

1

0

1

0

1

0

1

fseld

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

Qa

V

CO

/2

V

CO

/2

V

CO

/2

V

CO

/2

V

CO

/2

V

CO

/2

V

CO

/2

V

CO

/2

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/4

Qb

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/8

V

CO

/8

V

CO

/8

V

CO

/8

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/4

V

CO

/8

V

CO

/8

V

CO

/8

V

CO

/8

输出

Qc

V

CO

/4

V

CO

/4

V

CO

/8

V

CO

/8

V

CO

/4

V

CO

/4

V

CO

/8

V

CO

/8

V

CO

/4

V

CO

/4

V

CO

/8

V

CO

/8

V

CO

/4

V

CO

/4

V

CO

/8

V

CO

/8

Qd

V

CO

/4

V

CO

/8

V

CO

/4

V

CO

/8

V

CO

/4

V

CO

/8

V

CO

/4

V

CO

/8

V

CO

/4

V

CO

/8

V

CO

/4

V

CO

/8

V

CO

/4

V

CO

/8

V

CO

/4

V

CO

/8

该部门的设置建立输出关系，但人们仍然必须确保V

CO

将是稳定的给定的

的输出的频率所需的。反馈频率应当用于位于在V

CO

成频率

范围，其中，PLL将是稳定的。 PLL的设计是这样的，对于25兆赫之间的输出频率

和180 MHz时， LCK4950通常可以被成形为一个稳定区域。

杰尔系统公司

5