【注文コード第N 8 0 7 2LC67F5006ACMOS LSIFROM768Kバイト,SRAM3】,IC型号LC67F5006A,LC67F5006A PDF资料,LC67F5006A经销商,ic,电子元器件-51电子网

注文コード第N 8 0 7 2

LC67F5006A

CMOS LSI

FROM768Kバイト,SRAM32Kバイト内蔵

32ビット1チップ

マイクロコントローラ

概要

LC67F5006Aは、100ピンのパッケージに英½ARM社½のCPUであるARM7TDMI

、6Mビットフラッシュ

只读存储器？

256KビットSRAM、

DMAコントローラ，

割り込みコントローラ、

I / O端子容量

シリアルインタフェー

ス、8ビットADコンバータ、タイマ等の多½な外部周辺機½を内蔵し、CD-R/RW、DVD等の制御に最適

なCMOS 32ビットRISCマイクロコンピュータである。

特長

■動½電源電圧：2.252.75V(I/O,ADC 3.03.6V)

■動½保証温度：075℃

■パッケージ

：TQFP100

■ CPUコア

：ARM7TDMI

（32ビットRISC）

■フラッシュROM ： 6Mビット内蔵（书き换え保证1000回）

■ SRAM

：256Kビット内蔵

■最大動½周波数

発振源

CFまたは外部クロック印加时18MHz的

内蔵RC発振

1MHz(Typ)

システムクロックは上記発振周波数に対し1/1,1/2,1/4,1/8の切換えが可½

リセット时とスタンバイ解除时は内蔵RCが自动的に选択される

クロック切換えはプログラマブル

■フラッシュのプロテクト領域

16Kバイト(6Mビット空間の最終アドレスに配½)

この領域はCPU動½モード時の書き換えは不可、Flash ROMモード時のみ書き換え可½

■ポート

入出力ポート 68本入力ポート 8本

ARMおよびはARM7TDMI ARM有限公司の登录商标です。

本½品は米½SST社(Silicon Storage Technology,Inc.)からライセンスを受けたフラッシュ技術を用いています。

本½品はSONY株式会社からライセンスを受けたMemory Stick I/Fを搭載しています。

本½品のMemory Stick I/Fをご½用される場合には、弊社営業担½者までお問い合わせください。

Ver.2.00

N3004 HK IM ◎须藤B8-8223 No.8072-1 / 27

LC67F5006A

■シリアルインタフェース

クロック同期三線式全二重タイプ 1チャネル

転送データ長切換え

8ビット/16ビット

転送クロック

内部/外部切換え

内部クロックは専用ボーレートジェネレータにより8×システムクロック1024×システムク

ロックが選択可½

転送クロックの極性切換え

非通信時のクロック端子レベルの選択

LSB / MSBの先头切换え

エラー検出

オーバーランエラー

受信レジスタオーバーライトエラー

● UART

· UART全二重タイプ

1チャネル

転送レート切換え

専用ボーレートジェネレータにより16×システムクロック4096×システムクロックが選択可½

(UART規格 110bps115200bpsに対し18MHz動½で4288bps1070000bpsまで対応)

動½周波数

ビットレート

4800

9600

19200

38400

57600

115200

230400

設定値

139

197

227

236

246

251

18MHz

転送レート

4808

9615

19068

38793

56250

112500

225000

誤差(%)

＋0.16

0.69

＋1.02

2.34

設定値

143

200

228

237

247

251

17.2872MHz

転送レート

4802

9562

19294

38588

56866

120050

216090

誤差(%)

＋0.04

0.40

＋0.49

1.27

＋4.21

6.21

設定値

=256(動½周波数/(16×ビットレート))

転送レート =動½周波数/(16×(256設定値))

誤差

=(転送レートビットレート)/ビットレート×100

ストップビット選択機½ 1ビットストップ/2ビットストップ

データ長選択機½

7/8ビット切換え

パリティ設定機½

偶数パリティ/奇数パリティ/パリティ無し

全二重ダブルバッファ方式

データの連続送受信が可½

エラー検出

パリティエラー

フレミングエラー

受信レジスタオーバーライトエラー

■プレーンタイマ

ウォッチドックタイマ

8ビットのボーレートジェネレータ＋16ビットカウンタによるウォッチドックタイマ

カウントクロック½ースはシステムクロックの1/1,1/2,1/4,1/8から選択可½

18MHz動½で最大14.4秒

オーバーフローでリセット信号を発生するか、割り込みを要求するか選択可½

次ページへ続く。

No.8072-2/27

LC67F5006A

前ページより続く½

16ビットのベーシックタイマ

カウントクロック½ースはシステムクロックの1/1,1/2,1/4,1/8から選択可½

これにより18MHz動½で2.5/5/10/20msの周期が選択可½

オーバーフローで割り込み要求

μAdc

8ビット8チャネル入力

逐次比較方式

Vref入力(Vref入力レベルは2.9VAVCCレベル)

· AD変换终了割り込み

変換時間：約5.33s(18MHz動½時)

スキャンモード

● DMAC

2チャネル、独立動½可½

· ASBバス侧のメモリメモリ転送

· ASBバスにメモリマップされたデバイスメモリ転送

転送データサイズはバイト/ハーフワード(2バイト)/ワード(4バイト)が選択可½

■割り込み

外部割り込み(7要因)と内部割り込み(26要因)の計33要因

2つのベクタアドレス(FIOベクタ,IRQベクタ)

FIQ IRQはに比べ割り込みの优先度が高い

7本の外部割り込み端子(HPIRQ,EXT0IRQEXT5IRQ)は全て立ち下がりエッジ/Lレベルセンス,

立ち上がりエッジ/Hレベルセンスの選択が可½

全ての外部割り込み(HPIRQ,EXT0IRQEXT5IRQ)のレベルセンスでスタンバイ状態の解除が可½

HPIRQ割り込み以外の割り込みに対して、各割り込み要因ごとに割り込み要求の許可/禁止が可½

HPIRQ割り込み以外の割り込みの要求を一括して許可/禁止すること可½

HPIRQ割り込み以外の割り込みに対して、各割り込み要因ごとにFIQ/IRQのベクタを選択する

ことが可½

HPIRQ割り込みはFIQベクタ固定、ベクタの選択はHPIRQ割り込み以外の割り込みを全て禁止した

状態でのみ選択可½

割り込み要因を識別するためのステータスレジスタ

■パワーセーブ

3種類の½消費電力機½

スリープモード/½フトウェアスタンバイモード/ハードウェアスタンバイモード

モジュールスタンバイ機½

シリアルインタフェース,UART,マルチプルタイマ,プレーンタイマ,ADCに供給するクロックを

プログラムにより停止可½

■マルチプルタイマ

5チャネルの16ビットタイマを内蔵

最大12種類のパルス出力、または最大10種類のパルス入力処理が可½

各チャネルとも8種類のカウンタ入力クロックを選択可½

内部クロック：φ,φ/2,φ/4,φ/8

外部クロック：TCK1,TCK2,TCK3,TCK4

次ページへ続く。

No.8072-3/27

LC67F5006A

前ページより続く½

各チャネルとも次の動½モードを設定可½

PCS(Phase Control Signal)による波½出力

0出力/1出力/トグル出力が選択可½(チャネル2は0出力/1出力が可½)

PLS(Pulse Length Scaler)機½

立ち上がりエッジ/立ち下がりエッジ/両エッジ検出が選択可½

カウンタクリア機½

PCS/PLSによるカウンタクリアが可½

同期動½

複数のタイマカウンタ(TCNT)への同時書き込みが可½

PCS/PLSによる同時クリアが可½

カウンタの同期動½による各レジスタの同期入出力が可½

PWM周波数

任意デューティのPWM出力が可½

同期動½と組み合わせることにより、最大5相のPWM出力が可½

チャネル3,4は次の動½モードを設定可½

リセット同期PWMモード

チャネル3,4を組み合わせることにより、正相/逆相のPWM波½を3相出力可½

相补PWMモード

チャネル3,4を組み合わせることにより、正相/逆相がノンオーバラップの関係にあるPWM波½

を3相出力可½

バッファ動½

PLSのダブルバッファ構成が可½

PCSレジスタの自動書き換えが可½

割り込み

各チャネルともPCS/PLS兼用割り込み×2要因、オーバーフロー割り込み×1要因があり、

それぞれ独立に要求可½

■メモリ空間の概要

メモリ空間は内部/外部の各々1Gバイトのメモリ空間から構成される

外部メモリ空間は256Mバイト空間からなる4つのエリア(エリア30)で構成される

本LSIは各々16Mバイト空間まで½用可½である

メモリマッピング

メモリマッピング表

空間

アドレス

7FFF FFFFh~7000 0000H

外部

6FFF FFFFh~6000 0000H

5FFF FFFFh~5000 0000H

4FFF FFFFh~4000 0000H

3FFF FFFFh~2200 0000H

21FF FFFFh~2000 0000H

内部

1FFF FFFFh~1400 0000H

13FF FFFFh~1000 0000H

0FFF FFFFh~0000 0000H

内容

外部メモリ(エリア3)

外部メモリ(エリア2)

外部メモリ(エリア1)

外部メモリ(エリア0)

アクセス禁止（保留）

周辺I / O ，レジスタ等

アクセス禁止（保留）

一部レジスタ有り

内蔵RAM空间

内蔵ROM空间

備考

No.8072-4/27

LC67F5006A

内部メモリ空間の構成

メモリアドレス空间のうち3FFF FFFF~0000 0000 1Gはバイトの内部メモリ空间である。

この空間に内蔵ROM(Flash ROM)、内蔵RAM、周辺I/Oレジスタ等のメモリが割り½てられている。

空間

予約

周辺I / O ，

レジスタ等

予約

レジスタ等

内蔵RAM空间

アドレス

3FFF FFFFh~2001 0000H

2000 FFFFh~2000 0000H

1FFF FFFFh~1400 4000H

1400 3FFFh~1400 0000H

13FF FFFFh~1000 8000H

1000 7FFFh~1000 0000H

0FFF FFFFh~000C 0000H

000B FFFFh~0000 0000H

内容

アクセス禁止（保留）

周辺I / O ，レジスタ等

アクセス禁止（保留）

レジスタ等

アクセス禁止（保留）

内蔵RAM空间

アクセス禁止（保留）

内蔵的Flash ROM空间

768Kバイト

32Kバイト

備考

内蔵ROM

外部メモリ空間の構成

外部メモリ空間としてエリア3エリア0の4つのエリアが割り½てられている。

エリア0はリセット時の外部ROM動½にも½われる。

各エリアは独立したセクト信号を持ち(nCS3nCS0)、エリアごとにウェイト数が設定できる。

空間

エリア3

アドレス

7FFF FFFFh~7100 0000H

70FF FFFFh~7000 0000H

6FFF FFFFh~6100 0000H

60FF FFFFh~6000 0000H

5FFF FFFFh~5100 0000H

50FF FFFFh~5000 0000H

4FFF FFFFh~4100 0000H

40FF FFFFh~4000 0000H

内容

アクセス禁止（保留）

外部メモリ(エリア3)

アクセス禁止（保留）

外部メモリ(エリア2)

アクセス禁止（保留）

外部メモリ(エリア1)

アクセス禁止（保留）

外部メモリ(エリア0)

16Mバイト

備考

エリア2

エリア1

エリア0

■外部メモリへのアクセス

ウェイト制御について

各エリアのウェイトステートサイクルの設定は専用のレジスタにてプログラマブルに制御可½。

設定できるウェイト数は0/1/2/3/4/5/6/7の8通り(ライト時は17)。

また、外部から印加されるウェイト制御信号にて、すでにレジスタで設定されているウェイト数

に対し、さらにウェイトを付加する事ができる。

本機種でシステムクロックにCF(1/1分周)を選択した場合は、リード時も1以上のウェイトを設定

する必要がある。

注意

外部メモリのウェイト設定によっては、スタンバイ制御時に注意が必要になります。

詳細は、ユーザーズ½マニュアルをご参照ください。

外部メモリに対するデータアクセスについて

外部メモリからの读

取り扱うデータの種類

8ビットデータ

16ビットデータ

32ビットデータ

8ビットデバイス接続時

1バイト単½で1回読み出し

1バイト単½で2回読み出し

1バイト単½で4回読み出し

16ビットデバイス接続時

1バイト単½で1回読み出し

2バイト単½で1回読み出し

2バイト単½で2回読み出し

No.8072-5/27