ispXPLD 5000MX家庭
3.3V ， 2.5V和1.8V在系统可编程
扩展可编程逻辑器件XPLD 产品系列
2006年3月
数据表
TM
特点
■
灵活的多功能块（ MFB ）
架构
超宽逻辑（最多136输入）
运算能力
单或双端口SRAM
FIFO
三元CAM
■
扩大了在系统可编程（ ispXP ）
即时通功能
单芯片方便
在系统通过IEEE 1532的可编程
接口
在网络奈特雷侦察网络可配置通过IEEE 1532或
SYSCONFIG 微处理器接口
安全性设计
■
SYSCLOCK PLL定时控制
乘法和1到32之间的鸿沟
时钟转换能力
外部反馈能力
■
高速运行
4.0ns的管脚到管脚延迟， 300MHz的F
最大
确定性时间
■
低功耗
典型静态功耗： 20至50mA （ 1.8V ） ，
30至60mA （ 2.5 / 3.3V ）
1.8V核心的低动态功耗
■
的sysIO 接口
LVCMOS 1.8V，2.5V ， 3.3V
可编程阻抗
热插拔
- 灵活的总线维修（上拉，上拉
下来，总线保持或无）
- 开漏操作
SSTL 2,3 （Ⅰ & Ⅱ）
HSTL （I， III ， IV ）
PCI 3.3
GTL +
LVDS
= LVPECL
LVTTL
表1. ispXPLD 5000MX系列选购指南
ispXPLD 5256MX
宏单元
多功能模块
最大RAM位
最大CAM位
SYSCLOCK锁相环
t
PD
（传播延迟）
t
S
（寄存器建立时间）
t
CO
（寄存器时钟到输出时间）
f
最大
（最大工作频率）
系统门
I / O的
套餐
256引脚fpBGA
256
8
128K
48K
2
4.0ns
2.2ns
2.8ns
300MHz
75K
141
■
便于系统集成
3.3V （ 5000MV ） ， 2.5V （ 5000MB ）和1.8V
（ 5000MC ）电源工作
5V容限I / O为3.3 LVCMOS和LVTTL
接口
IEEE 1149.1接口，用于边界扫描测试
快速的sysIO CON组fi guration
密度迁移
多种密度和封装选项
PQFP和FI NE间距BGA封装
无铅封装选项
ispXPLD 5512MX
512
16
256K
96K
2
4.5ns
2.8ns
3.0ns
275MHz
150K
149/193/253
208 PQFP
256引脚fpBGA
484引脚fpBGA
ispXPLD 5768MX ispXPLD 51024MX
768
24
384K
144K
2
5.0ns
2.8ns
3.2ns
250MHz
225K
193/317
256引脚fpBGA
484引脚fpBGA
1,024
32
512K
192K
2
5.2ns
3.0ns
3.7ns
250MHz
300K
317/381
484引脚fpBGA
672引脚fpBGA
2006莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌
或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不另行通知。
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5kmx_12.2
莱迪思半导体公司
图1. ispXPLD 5000MX框图
节目
ispXPLD 5000MX系列数据手册
TDO
V
CCJ
GND
TMS
TCK
V
CC
ISP端
V
CCO0
V
REF0
SYSIO
BANK 0
OSA
TDI
V
CCO3
V
REF3
MFB
MFB
SYSIO
3银行
OSA
MFB
GCLCK0
V
CCP
GNDP
GCLK1
SYSIO
银行1
可选
SYSCONFIG
接口
MFB
GCLCK3
全球
路由
池
（ GRP ）
SYSCLOCK
PLL 0
SYSCLOCK
PLL 1
GCLK2
MFB
MFB
SYSIO
2银行
RESET
GOE0
GOE1
V
REF2
V
CCO2
OSA
OSA
V
REF1
V
CCO1
MFB
MFB
介绍
该ispXPLD 5000MX家族代表了一类新的设备，被称为扩展的可编程逻辑
设备（ XPLDs ） 。这些设备扩展莱迪思的流行超宽的ispMACH 5000架构的能力
通过提供灵活的存储能力。该系列产品支持单或双端口SRAM ，FIFO和三元CAM
操作。额外的逻辑也被列入到允许英法fi cient实现算法功能。此外，
SYSCLOCK PLL和的sysIO接口，为设计者提供的系统级需求的支持。
该器件为设计人员提供一个方便的单芯片解决方案，在开机时，设计提供了一种逻辑的可用性
安全性和极端侦察网络gurability 。采用先进的工艺技术提供了业界领先的perfor-
曼斯与组合传播延迟低至4.0ns ， 2.8ns时钟到输出延迟， 2.2ns的建立时间，并能操作
阿婷频率高达300MHz 。这种性能是加上低的静态和动态功耗。该
ispXPLD 5000MX架构提供可预测的确定性时机。
这些器件的3.3 ， 2.5和1.8V版本一起的sysIO接口的灵活性可用性帮助
用户满足当今的混合电压设计的挑战。输入可以被安全地抬高到5.5V时，一个I / O
银行CON连接gured的3.3V工作电压，使该系列可承受5V 。边界扫描可测性进一步简化了英特
此纳入到当今复杂的系统。各种密度和封装选项增加了良好的网络连接吨的可能性
对于特定的应用。表1示出ispXPLD 5000MX家族的成员。
架构
该ispXPLD 5000MX设备包括互连全球路由池多功能模块（多快好省） 。
信号输入，并通过四个的sysIO银行之一离开设备。图1显示了ispXPLD的框图
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莱迪思半导体公司
ispXPLD 5000MX系列数据手册
5000MX 。输入信号可以连接到全球路由池或在多快好省的寄存器。一个输出共享
阵列（ OSA）的增加的I / O的可用数目给每个MFB的，允许一个完全功能的高性能
访问I / O操作。有四种时钟引脚，驱动四个全局时钟网络的设备中。两个SYSCLOCK锁相环
被提供，以允许新的时钟和时钟时滞的控制合成。
多功能块（ MFB ）
在ispXPLD 5000MX结构中的每个MFB可以CON组fi gured在六个以下模式之一。这提供
一个灵活的方式来实现逻辑和存储器，使设计人员能够实现的功能的组合，
都需要一个特定的设计，最大限度地提高资源利用率。由MFB支持的六种模式分别是：
超宽逻辑模式
真正的双端口SRAM模式
伪双端口SRAM模式
单端口SRAM模式
FIFO模式
三元CAM模式
该MFB由一个多功能阵列和相关的路由。取决于所选择的功能的多
功能阵列使用最多的GRP 68输入和四个全局时钟和复位信号。该阵列输出
随着某些控制功能的宏单元数据。输出信号可以在内部进行路由使用else-
其中，在所述设备和所述的sysIO银行进行输出。图2示出的MFB的框图。各
CON连接gurations进行了详细在下面的章节中描述。
图2. MFB框图
级联
CLK0
CLK1
CLK2
CLK3
RESET
为了路由
多功能阵列
真正的双端口
内存
（ 8,192位）
单端口
内存
（ 16,384位）
FIFO
（ 16,384位）
三元CAM
(128*48)
逻辑
（ 68输入* 164产品
项阵列， 32 MC）
PTOE
分享
级联出
3
要通过OSA I / O
（ 16,384位）
32反馈信号
准双
端口RAM
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对于连锁经营广
ispXPLD 5000MX系列数据手册
在多种模式下是可能的级联相邻多快好省以支持更广泛的操作。表2详细描述了不同
级联选项。有多快好省的每个装置中的链，确定那些多快好省，其邻近于所述
目的级联。表3表明，这些链。该ispXPLD 5000MX设计工具自动级联
如果需要，通过一个特殊设计的块。
表2.级联模式的广泛支持
模式
逻辑
FIFO
CAM
级联功能
输入宽度。
允许两个多快好省充当136输入块。
算术。
允许进位链两个多快好省之间传递。
内存宽度扩展。
可以多快好省级联为更大范围的支持。
内存宽度扩展。
允许多达四个多快好省级联为更大范围的支持。
表3. MFB级联链
设备
ispXPLD 5256MX
ispXPLD 5512MX
ispXPLD 5768MX
ispXPLD 51024MX
A
→
B
→
C
→
D
->摹-> F -> ê
A
→
B
→
C
→
D
→
E
→
F
→
G
→
H
P
→Ο→
N
→
M
→
L
→
K
→
J
→
I
D
→
C
→
B
→
A
→
X
→
W
→
V
→
U
→
T
→
S
→
R
→
Q
E
→
F
→
G
→
H
→
I
→
J
→
K
→
L
→
M
→
N
→
O
→
P
H
→
G
→
F
→
E
→
D
→
C
→
B
→
A
→
AF
→
AE
→
AD
→
AC
→
AB
→
AA
→
Z
→
Y
I
→
J
→
K
→
L
→
M
→
N
→
O
→
P
→
Q
→
R
→
S
→
T
→
U
→
V
→
W
→
X
多快好省梯级链
超宽逻辑模式
在逻辑模式下，每个MFB包含32个宏单元和一个完全填充的，可编程的与阵列160的逻辑
产品条款和四个控制产品方面。该MFB有来自全球路由池，这是投入68
可在这两个真正的和补充的形式对每个乘积项。另外，也可以级联相邻多快好省到
创建具有136输入的块。四个控制产品的术语用于共享复位，时钟，时钟使能和
输出使能功能。图3示出的MFB的逻辑模式的总体结构，而图4提供了一个
更详细的视图从宏蜂窝片的角度。
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