LC11014-241
符号
SRD0 [7 ：0]的
SRD1 [7 ：0]的
SGD0 [7 ：0]的
SGD1 [7 ：0]的
SBD0 [7 ：0]的
SBD1 [7 ：0]的
SHSYNC
SVsync
SHDEN
PIN号
86至89 ， 92至95
96 99 ， 101104
105至107
110至114
115至117 ，
119至123
124 ，125， 128至133
134 ， 136至142
79
80
78
I / O
I
I
I
I
I
I
I
I
I
功能
输入引脚为红，绿，蓝灰度数据。 SRD07 ， SRD17 ， SGD07 ， SGD17 ， SBD07 ， SBD17是
最高有效位。 SRD00 ， SRD10 ， SGD00 ， SGD10 ， SBD00 ， SBD10是最低有效位。输入数据00
H
对应
为最小亮度，和FF
H
最大亮度。需要注意的是正确的灰度等级显示不
当输入被设置为最小值或最大值发生。如果2像素数据被设定两个S上
×
D0和
S
×
D1， S上的显示数据
×
D0 ，显示网络连接的第一个。在输入/输出模式1和2中，输入SRD1 [0： 7]
SGD1 [ 0 ： 7]和SBD1 [ 0 ： 7 ]应接高电平或低电平。
水平和垂直同步信号的输入。这些都为HSYNC和VSYNC的来源
信号。它们也被用于控制数据处理。低电平信号。
水平数据有效期间信号输入。在时段高设置此引脚当水平数据
有效的。如果不使用该信号，配合它的高，并且在水平消隐期间设置的输入数据为0。
LCD控制信号输入端。必须匹配于数据信号的定时输入端的控制信号。这是
源的CTL信号。如果未使用的CTL信号，有这种输入的任何内部信号处理
因此就没有必要对输入的信号SCTL 。
CLKSEL是点时钟输出选择引脚。它是用来选择点时钟信号的输出模式
输出引脚。
在输入/输出模式0和2：当CLKSEL低，具有从SCLK的相位相反的信号被
从CLK输出。当CLKSEL高，具有相同相位的SCLK的信号是从CLKB输出。
在输入/输出模式1：当CLKSEL低，具有SCLK的一半的频率的信号是从输出
CLK 。当CLKSEL高，具有从CLK相位相反的信号被从CLKB输出。
红色，绿色和蓝色灰度级数据输出管脚。 RD05 ， RD15 ， GD05 ， GD15 ， BD05 ， BD15是
最高位。 RD00 ， RD10 ， GD00 ， GD10 ， BD00 ， BD10是最低有效位。如果2像素数据集是在
×
D0和
×
D1,
上的数据
×
D0 ，显示网络连接的第一个。在输入/输出模式1和模式2 ，输出RD1 [0： 4] ， GD1 [0： 5]和
BD1 [0： 5]是低的。
在3位数据输出模式： RD03 ， RD13 ， GD03 ， GD13 ， BD03 ， BD13是最低有效位。 RD0的[2： 0]， RD1 [2： 0]，
GD0 [2： 0]， GD1 [2： 0]， BD0 [2： 0]， BD 1 [2：0 ]是低的。
在4位数据输出方式： RD02 ， RD12 ， GD02 ， GD12 ， BD02 ， BD12是最低有效位。 RD0 [1： 0]， RD1 [1： 0]，
GD0 [1： 0]， GD1 [1： 0]， BD0 [1： 0]， BD 1 [1：0 ]是低的。
在3位数据输出模式： RD01 ， RD11 ， GD01 ， GD11 ， BD01 ， BD11是最低有效位。 RD0的[0]， RD1的[0]，
GD0 [0]， GD1 [0]， BD0 [0]， BD 1 [0]是低的。
垂直和水平同步信号的输出。以匹配数据信号的时序，这些输出
延迟相对于它们的输入信号。在输入/输出模式0 ，它们由8个SCLK周期延迟
和在输入/输出模式1和模式2 ，它们由16个SCLK周期延迟。当PWRSV高时，这些
信号不被内部锁存输出。
水平数据有效周期信号output.To匹配数据信号的时序，则该输出被延迟与
相对于输入信号。在输入/输出模式0 ，它们由8个SCLK周期延迟，并且在
输入/输出模式1和模式2 ，它们是由16个SCLK周期延迟。当PWRSV高时，该信号为
输出而不在内部被锁存。
LCD控制信号输出。相匹配的数据信号的时序，则该输出被延迟，相对于该
SCTL输入信号。在输入/输出模式0 ，它们由8个SCLK周期延迟，并在输入/输出模式
1和2，它们是由16个SCLK周期延迟。当PWRSV高时，这个信号被输出而不
内部锁存。
节电控制输入。当此输入变为高电平，内部时钟停止和LSI进入加电
保存方式。输出数据保持高电平。 VSYNC ， HSYNC， HDEN和CTL控制信号，以及无论CLK
或CLKB都没有在内部被锁存输出。配合低或悬空的正常运行。
灰度处理旁路引脚。当高时，输入信号被锁存，而不改变输出。
当该引脚上的一个高层次的输入进行采样，在SCLK的下降沿：在输入/输出模式0时，输出
由8个SCLK周期延迟，并在输入/输出模式1和2中，输出被延迟了16个SCLK周期。
测试引脚[0：3 ]。敞开的正常运行
必须悬空。
SCTL
83
I
CLKSEL
CLK
CLKB
RD0 [0： 5]
RD1 [0： 5]
GD0 [0： 5]
GD1 [0： 5]
BD0 [0： 5]
BD1 [0： 5]
HSYNC
VSYNC
8
66
69
52 53 ， 56 59
44至47 ， 50 ， 51
34 ， 35 ， 38 41
26日至28日， 31日至33
17，20 23， 25
10，11， 13至16
62
63
I
O
O
O
O
O
O
O
O
O
O
HDEN
64
O
CTL
70
O
PWRSV
84
I
绕行
TEST [ 0 ： 3 ]
NC
85
4至7
71
I
I
–
第5578-5 / 13
QQ：2880707522 复制
