KM48S16030
大4M x 8位×4银行同步DRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
四家银行的操作
MRS循环地址重点项目
- 。 CAS延迟时间（ 2 & 3 ）
- 。突发长度（1， 2，4， 8 &全页）
- 。突发类型（顺序&交错）
所有输入进行采样，该系统的正向边沿
时钟。
突发读取单个位的写操作
DQM用于屏蔽
自动&自我刷新
64ms的刷新周期（ 4K周期）
初步
CMOS SDRAM
概述
该KM48S16030是134217728位同步高速数据
率动态RAM组织为4× 4,194,304字×8位，
制造与三星的高性能CMOS技
术。同步设计允许与精确的周期控制
使用系统时钟的I / O事务是可能的每一个CLCOK
周期。工作频率范围，可编程突发
长度和可编程延迟允许在同一个设备要
对于各种高带宽是有用的，高性能的MEM
储器系统的应用程序。
订购信息
产品型号
KM48S16030T-G/F8
KM48S16030T-G/FH
KM48S16030T-G/FL
KM48S16030T-G/F10
最大频率。
125MHz
100MHz
100MHz
100MHz
LVTTL
54pin
TSOP （II）的
接口封装
功能框图
I / O控制
LWE
数据输入寄存器
LDQM
BANK SELECT
4M ×8
SENSE AMP
4M ×8
4M ×8
4M ×8
刷新计数器
输出缓冲器
行解码器
行缓冲区
DQI
地址寄存器
CLK
添加
列解码器
上校缓冲区
延迟&突发长度
LRAS
LCBR
LCKE
LRAS
LCBR
LWE
LCAS
编程注册
LWCBR
LDQM
注册时间
CLK
CKE
CS
RAS
CAS
WE
DQM
*三星电子保留权利
改变产品或规格不
通知。
REV 。 3月2日98
KM48S16030
绝对最大额定值
参数
任何引脚相对于VSS的电压
在V电压
DD
供应相对于VSS
储存温度
功耗
短路电流
符号
V
IN
, V
OUT
V
DD
, V
DDQ
T
英镑
P
D
I
OS
价值
-1.0 ~ 4.6
-1.0 ~ 4.6
-55 ~ +150
1
50
初步
CMOS SDRAM
单位
V
V
°C
W
mA
注意：
如果绝对最大额定值超出可能会造成永久性损坏设备。
功能操作应仅限于推荐工作条件。
暴露于超过推荐的电压较高的时间过长可能会影响器件的可靠性。
直流工作条件
推荐工作条件（电压参考V
SS
= 0V ，T
A
= 0 70℃ ）
参数
电源电压
输入逻辑高votlage
输入逻辑低电压
输出逻辑高电平
输出逻辑低电压
输入漏电流（输入）
输入漏电流（ I / O管脚）
符号
V
DD
, V
DDQ
V
IH
V
IL
V
OH
V
OL
I
IL
I
IL
民
3.0
2.0
-0.3
2.4
-
-5
-5
典型值
3.3
3.0
0
-
-
-
-
最大
3.6
V
DDQ
+0.3
0.8
-
0.4
5
5
单位
V
V
V
V
V
uA
uA
1
2
I
OH
= -2mA
I
OL
= 2毫安
3
3,4
记
注意：
1. V
IH
（最大值） = 5.6V AC.The过冲电压的持续时间是
≤
3ns.
2. V
IL
（分钟） = -2.0V交流。下冲电压持续时间
≤
3ns.
3.任何输入0V
≤
V
IN
≤
V
DDQ
,
输入漏电流包括高阻输出漏所有双向缓冲器，三态输出。
4. Dout为禁用， 0V
≤
V
OUT
≤
V
DDQ 。
电容
(V
DD
= 3.3V ，T
A
= 23 ° C，F = 1MHz时， V
REF
=1.4V
±
200毫伏）
符号
C
CLK
C
IN
C
添加
C
OUT
民
2.5
2.5
2.5
4
最大
4
5
5
6.5
单位
pF
pF
pF
pF
参数
时钟
RAS ， CAS，WE ， CS ， CKE ， DQM
地址
DQ
0
？ DQ
3
REV 。 3月2日98
KM48S16030
AC运行试验条件
参数
输入电平（ VIH / VIL）
输入定时测量参考电平
输入上升和下降时间
输出定时测量参考电平
输出负载条件
3.3V
初步
CMOS SDRAM
（ VDD = 3.3V
±
0.3V ，T
A
= 0 70℃ ）
价值
2.4 / 0.4
1.4
潮流/ TF = 1/1的
1.4
SEE图。 2
Vtt=1.4V
单位
V
V
ns
V
1200
产量
870
50pF
V
OH
（DC ）= 2.4V时，我
OH
= -2mA
V
OL
（ DC ）= 0.4V时，我
OL
= 2毫安
产量
Z0=50
50
50pF
（图1 ）直流输出负载电路
（图2 ） AC输出负载电路
经营AC参数
（交流工作条件，除非另有说明）
参数
行有效至行主动延迟
RAS到CAS延迟
行预充电时间
行活动时间
行周期时间
在过去的数据来行预充电
最后的数据到新的关口。地址的延迟
在最后的数据以突发停止
上校地址上校地址的延迟
有效数
输出数据
符号
-8
t
RRD （分钟）
t
RCD （分钟）
t
RP （分钟）
t
RAS （分钟）
t
RAS （最大）
t
RC （分钟）
t
RDL （分钟）
t
CDL （分钟）
t
BDL （分钟）
t
的CCD （分钟）
68
8
70
10
1
1
1
2
1
16
20
20
48
-H
20
20
20
50
100
70
10
80
12
VERSION
-L
20
20
20
50
-10
20
24
24
50
ns
ns
ns
ns
us
ns
ns
CLK
CLK
CLK
ea
1
2
2
2
3
4
1
1
1
1
单位
记
CAS延时= 3
CAS延时= 2
注意：
1.时钟周期的最小数目是通过分割与时钟周期时间需要的最短时间来确定
然后四舍五入到下一个较大整数。
2.最小的延迟才能完成写操作。
3.所有部件，使每一个周期的列地址的变化。
4.如遇行预充电中断，自动预充电和读取突发停止。
REV 。 3月2日98
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