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位置：首页 > IC型号导航 > 首字符K型号页 > 首字符K的型号第245页 > K7Q163682A
K7Q163682A
K7Q161882A
文档标题
512Kx36位， 1Mx18位QDR
TM
SRAM
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
修订历史
版本号
0.0
0.1
历史
1.初始文件。
1.国际商会ISB除
2. 1.8V VDDQ除
3.速度变化斌
1.改变引脚配置在X36组织。
- 9F ;从Q14到D14 。
- 10F ;从D14到Q14 。
2.保留引脚从NC高密度更名为Vss / SA
1.最终规范发布
2.修改热阻
草案日期
五月22 2001
备注
ADVANCE
月， 2001年03
ADVANCE
0.2
11月20日2001年
初步
1.0
， 03. 2002年7月
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 ， LTD 。保留随时更改的权利
规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-
系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。
-1-
2002年7月
1.0版
K7Q163682A
K7Q161882A
512Kx36位， 1Mx18位QDR
TM
SRAM
特点
1.8V + 0.1V / -0.1V电源。
I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，
1.8V + 0.1V / -0.1V为1.8V的I / O 。
单独的独立读写数据端口
并发读写操作
HSTL I / O
完整的数据一致性，提供最新的数据。
读取同步管道与自定时早期写。
注册地址，控制和数据输入/输出。
在读写端口DDR （双倍数据速率）接口。
修正了2位的突发读取和写入操作。
时钟停止支持，以降低电流。
两个输入时钟（K和K）用于在时钟的精确DDR定时
上升沿只。
两个时钟输入输出数据（ C和C ） ，以尽量减少顺时针
倾斜和飞行时间的不匹配。
单地址总线。
字节写入功能。
Sepatate读/写控制引脚（R ，W）的
简单的深度扩展，没有数据争用。
可编程输出impenance 。
JTAG 1149.1兼容的测试访问端口。
165FBGA （ 11×15球FBGA阿雷）与13x15mm的机身尺寸
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
组织
部分
数
K7Q163682A-FC15
周期
时间
6.7
7.5
10.0
6.7
7.5
10.0
ACCESS
单位
时间
2.7
3.0
3.0
2.7
3.0
3.0
ns
ns
ns
ns
ns
ns
X36
K7Q163682A-FC13
K7Q163682A-FC10
K7Q161882A-FC15
X18
K7Q161882A-FC13
K7Q161882A-FC10
功能框图
36 （或18 ）
D（中的数据）
数据
REG
36 （或18 ）
36 （或18 ）
写入驱动器
18 （或19 ）
地址
写/读DECODE
添加
REG
18 （或19 ）
输出选择
输出驱动器
R
W
BW
X
4 （或2）
CTRL
逻辑
512Kx36
1Mx18
内存
ARRAY
检测放大器
72
（或36 ）
输出REG
72
（或36 ）
36 （或18 ）
Q（数据输出）
K
K
C
C
CLK
根
选择输出控制
注意事项：
1.数字在（）内为×18的设备。
QDR SRAM和四倍数据速率包括由Cypress公司，日立公司， IDT ，美光， NEC和三星的技术开发产品家族的新成员。
-2-
2002年7月
1.0版
K7Q163682A
K7Q161882A
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
销刀豆网络gurations
（ TOP VIEW ）
K7Q161882A(1Mx18)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/ SA *
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
NC / SA *
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
SA
4
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW
1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
V
SS
/ SA *
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
注意事项：
1. *选中无连接（ NC）引脚为高密度的地址，即3A为32MB， 10A为64兆和2A为128Mb的保留。
2. BW
0
控制写入D0 ： D8和BW
1
控制写入D9 ： D17 。
引脚名称
符号
K, K
C, C
SA
D
0-17
Q
0-17
W
R
BW
0
， BW
1
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
PIN号码
6B ，6A
6P ， 6R
9A,4B,8B,5C-7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
10P,11N,11M,10K,11J,11G,10E,11D,11C,3B,3C,2D,
3F,2G,3J,3L,3M,2N
11P,10M,11L,11K,10J,11F,11E,10C,11B,2B,3D,3E,
2F,3G,3K,2L,3N,3P
4A
8A
7B ， 5A
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,
6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N
10R
11R
2R
1R
1A,3A,7A,11A,1B,5B,9B,10B,1C,2C,9C,1D,9D,10D,
1E,2E,9E,1F,9F,10F,1G,9G,10G,1H,1J,2J,9J,1K,
2K,9J,1L,9L,10L,1M,2M,9M,1N,9N,10N,1P,2P,9P
描述
输入时钟
输入时钟的输出数据
地址输入
数据输入
1
记
数据输出
写控制
读控制
字节写控制
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-3-
2002年7月
1.0版
K7Q163682A
K7Q161882A
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
销刀豆网络gurations
（ TOP VIEW ）
K7Q163682A(512Kx36)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
Q27
D27
D28
Q29
Q30
D30
NC
D31
Q32
Q33
D33
D34
Q35
TDO
2
V
SS
/ SA *
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
NC / SA *
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
SA
4
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW
2
BW
3
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
BW
1
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
NC / SA *
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
SA
10
V
SS
/ SA *
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
注意事项：
1. *选中无连接（ NC）引脚为高密度的地址，即9A为32MB， 3A为64MB， 10A为128兆和2A为256Mb的保留。
2. BW
0
控制写入D0 ： D8 ， BW
1
控制写入D9 ： D17 ， BW
2
控制写入D18 ： D26和BW
3
控制写入D27 ： D35 。
引脚名称
符号
K, K
C, C
SA
D0-35
PIN号码
6B ，6A
6P ， 6R
4B,8B,5C-7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
10P,11N,11M,10K,11J,11G,10E,11D,11C,10N,9M,9L
9J,10G,9F,10D,9C,9B,3B,3C,2D,3F,2G,3J,3L,3M,2N
1C,1D,2E,1G,1J,2K,1M,1N,2P
11P,10M,11L,11K,10J,11F,11E,10C,11B,9P,9N,10L
9K,9G,10F,9E,9D,10B,2B,3D,3E,2F,3G,3K,2L,3N
3P,1B,2C,1E,1F,2J,1K,1L,2M,1P
4A
8A
7B,7A,5A,5B
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,
6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N
10R
11R
2R
1R
1A,3A,9A,11A,1H
描述
输入时钟
输入时钟的输出数据
地址输入
数据输入
1
笔记
Q0-35
W
R
BW
0
， BW
1,
BW
2
， BW
3
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
数据输出
写控制引脚
阅读控制引脚
字节写控制引脚
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-4-
2002年7月
1.0版
K7Q163682A
K7Q161882A
概述
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
该K7Q163682A和K7Q161882A是18874368位QDR （四倍数据速率）同步流水线突发SRAM的。
他们被组织为524,288字由36bits的K7Q163682A和1,048,576字由18位K7Q161882A 。
与QDR操作是可能通过支持DDR通过单独的数据输出和输入端口的读操作和写操作
以相同的周期。内存带宽maxmized数据可以被转移到SRAM
在K和K的每个上升沿，并转移出的SRAM上的C和C的每个上升沿
与完全独立的读写端口省去了高速总线转身。
地址，数据输入，以及所有的控制信号是同步的输入时钟（K或K） 。
正常数据输出同步输出时钟（C和C ） ，但是，当C和C被连接到高电平，
数据输出同步于输入时钟（K和K） 。
读地址上注册的输入K时钟上升沿，写地址是
登记的输入K时钟的上升沿。
共用地址总线用于访问地址都为读取和写入操作。
内部突发计数器fiexd到2比特的顺序进行读取和写入操作。
同步管道读取和写入年初实现高速操作。
简单的深度扩展是通过使用R和W表示端口选择来实现的。
支持与BW字节写操作
0
和BW
1
（ BW
2
和BW
3 )
销。
IEEE 1149.1串行边界扫描（ JTAG ）简化monitoriing包垫连接状态与系统。
该K7Q163682A和K7Q161882A与三星的高性能6T CMOS技术实现，可
在165pin FBGA封装。多电源和接地引脚尽量减少地面反弹。
读操作
读周期由在正输入时钟K的上升沿激活 - [R启动
地址被提交并存储在读出地址寄存器中以K时钟同步。
对于2位突发的DDR操作时，它会访问两个36位或18位数据字，每个读命令。
第一个流水线的数据转移出以C时钟下面下面k个时钟上升沿触发设备。
下一个脉冲串数据由下面的C时钟上升沿的上升沿触发。
连续读操作开始使用K时钟的上升沿。
和流水线的数据转出装置对C和C时钟的每个上升沿。
在情况C和C连接到高时，输出数据由K和K代替了C和C触发
当R为后一个读操作无效，该K7Q163682A和K7Q161882A将第一个完整的突发读取操作
之前进入取消模式在下面k个时钟的上升沿。
然后，输出驱动器自动关闭，以高阻抗状态。
-5-
2002年7月
1.0版
K7Q163682A
K7Q161882A
文档标题
512Kx36位， 1Mx18位QDR
TM
SRAM
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
修订历史
版本号
0.0
0.1
历史
1.初始文件。
1.国际商会ISB除
2. 1.8V VDDQ除
3.速度变化斌
1.改变引脚配置在X36组织。
- 9F ;从Q14到D14 。
- 10F ;从D14到Q14 。
2.保留引脚从NC高密度更名为Vss / SA
1.最终规范发布
2.修改热阻
草案日期
五月22 2001
备注
ADVANCE
月， 2001年03
ADVANCE
0.2
11月20日2001年
初步
1.0
， 03. 2002年7月
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 ， LTD 。保留随时更改的权利
规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-
系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。
-1-
2002年7月
1.0版
K7Q163682A
K7Q161882A
512Kx36位， 1Mx18位QDR
TM
SRAM
特点
1.8V + 0.1V / -0.1V电源。
I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，
1.8V + 0.1V / -0.1V为1.8V的I / O 。
单独的独立读写数据端口
并发读写操作
HSTL I / O
完整的数据一致性，提供最新的数据。
读取同步管道与自定时早期写。
注册地址，控制和数据输入/输出。
在读写端口DDR （双倍数据速率）接口。
修正了2位的突发读取和写入操作。
时钟停止支持，以降低电流。
两个输入时钟（K和K）用于在时钟的精确DDR定时
上升沿只。
两个时钟输入输出数据（ C和C ） ，以尽量减少顺时针
倾斜和飞行时间的不匹配。
单地址总线。
字节写入功能。
Sepatate读/写控制引脚（R ，W）的
简单的深度扩展，没有数据争用。
可编程输出impenance 。
JTAG 1149.1兼容的测试访问端口。
165FBGA （ 11×15球FBGA阿雷）与13x15mm的机身尺寸
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
组织
部分
数
K7Q163682A-FC15
周期
时间
6.7
7.5
10.0
6.7
7.5
10.0
ACCESS
单位
时间
2.7
3.0
3.0
2.7
3.0
3.0
ns
ns
ns
ns
ns
ns
X36
K7Q163682A-FC13
K7Q163682A-FC10
K7Q161882A-FC15
X18
K7Q161882A-FC13
K7Q161882A-FC10
功能框图
36 （或18 ）
D（中的数据）
数据
REG
36 （或18 ）
36 （或18 ）
写入驱动器
18 （或19 ）
地址
写/读DECODE
添加
REG
18 （或19 ）
输出选择
输出驱动器
R
W
BW
X
4 （或2）
CTRL
逻辑
512Kx36
1Mx18
内存
ARRAY
检测放大器
72
（或36 ）
输出REG
72
（或36 ）
36 （或18 ）
Q（数据输出）
K
K
C
C
CLK
根
选择输出控制
注意事项：
1.数字在（）内为×18的设备。
QDR SRAM和四倍数据速率包括由Cypress公司，日立公司， IDT ，美光， NEC和三星的技术开发产品家族的新成员。
-2-
2002年7月
1.0版
K7Q163682A
K7Q161882A
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
销刀豆网络gurations
（ TOP VIEW ）
K7Q161882A(1Mx18)
1
A
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NC
NC
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NC
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/ SA *
Q9
NC
D11
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Q12
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V
REF
NC
NC
Q15
NC
D17
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3
NC / SA *
D9
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Q10
Q11
D12
Q13
V
DDQ
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Q14
D15
D16
Q16
Q17
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4
W
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V
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DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
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SA
SA
5
BW
1
NC
SA
V
SS
V
SS
V
DD
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DD
V
DD
V
DD
V
DD
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V
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6
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V
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SS
V
SS
SA
C
C
7
NC
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
V
SS
/ SA *
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
注意事项：
1. *选中无连接（ NC）引脚为高密度的地址，即3A为32MB， 10A为64兆和2A为128Mb的保留。
2. BW
0
控制写入D0 ： D8和BW
1
控制写入D9 ： D17 。
引脚名称
符号
K, K
C, C
SA
D
0-17
Q
0-17
W
R
BW
0
， BW
1
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
PIN号码
6B ，6A
6P ， 6R
9A,4B,8B,5C-7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
10P,11N,11M,10K,11J,11G,10E,11D,11C,3B,3C,2D,
3F,2G,3J,3L,3M,2N
11P,10M,11L,11K,10J,11F,11E,10C,11B,2B,3D,3E,
2F,3G,3K,2L,3N,3P
4A
8A
7B ， 5A
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,
6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N
10R
11R
2R
1R
1A,3A,7A,11A,1B,5B,9B,10B,1C,2C,9C,1D,9D,10D,
1E,2E,9E,1F,9F,10F,1G,9G,10G,1H,1J,2J,9J,1K,
2K,9J,1L,9L,10L,1M,2M,9M,1N,9N,10N,1P,2P,9P
描述
输入时钟
输入时钟的输出数据
地址输入
数据输入
1
记
数据输出
写控制
读控制
字节写控制
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-3-
2002年7月
1.0版
K7Q163682A
K7Q161882A
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
销刀豆网络gurations
（ TOP VIEW ）
K7Q163682A(512Kx36)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
Q27
D27
D28
Q29
Q30
D30
NC
D31
Q32
Q33
D33
D34
Q35
TDO
2
V
SS
/ SA *
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
NC / SA *
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
SA
4
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW
2
BW
3
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
BW
1
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
NC / SA *
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
SA
10
V
SS
/ SA *
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
注意事项：
1. *选中无连接（ NC）引脚为高密度的地址，即9A为32MB， 3A为64MB， 10A为128兆和2A为256Mb的保留。
2. BW
0
控制写入D0 ： D8 ， BW
1
控制写入D9 ： D17 ， BW
2
控制写入D18 ： D26和BW
3
控制写入D27 ： D35 。
引脚名称
符号
K, K
C, C
SA
D0-35
PIN号码
6B ，6A
6P ， 6R
4B,8B,5C-7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
10P,11N,11M,10K,11J,11G,10E,11D,11C,10N,9M,9L
9J,10G,9F,10D,9C,9B,3B,3C,2D,3F,2G,3J,3L,3M,2N
1C,1D,2E,1G,1J,2K,1M,1N,2P
11P,10M,11L,11K,10J,11F,11E,10C,11B,9P,9N,10L
9K,9G,10F,9E,9D,10B,2B,3D,3E,2F,3G,3K,2L,3N
3P,1B,2C,1E,1F,2J,1K,1L,2M,1P
4A
8A
7B,7A,5A,5B
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,
6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N
10R
11R
2R
1R
1A,3A,9A,11A,1H
描述
输入时钟
输入时钟的输出数据
地址输入
数据输入
1
笔记
Q0-35
W
R
BW
0
， BW
1,
BW
2
， BW
3
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
数据输出
写控制引脚
阅读控制引脚
字节写控制引脚
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-4-
2002年7月
1.0版
K7Q163682A
K7Q161882A
概述
512Kx36 & 1Mx18 QDR
TM
B2 SRAM
该K7Q163682A和K7Q161882A是18874368位QDR （四倍数据速率）同步流水线突发SRAM的。
他们被组织为524,288字由36bits的K7Q163682A和1,048,576字由18位K7Q161882A 。
与QDR操作是可能通过支持DDR通过单独的数据输出和输入端口的读操作和写操作
以相同的周期。内存带宽maxmized数据可以被转移到SRAM
在K和K的每个上升沿，并转移出的SRAM上的C和C的每个上升沿
与完全独立的读写端口省去了高速总线转身。
地址，数据输入，以及所有的控制信号是同步的输入时钟（K或K） 。
正常数据输出同步输出时钟（C和C ） ，但是，当C和C被连接到高电平，
数据输出同步于输入时钟（K和K） 。
读地址上注册的输入K时钟上升沿，写地址是
登记的输入K时钟的上升沿。
共用地址总线用于访问地址都为读取和写入操作。
内部突发计数器fiexd到2比特的顺序进行读取和写入操作。
同步管道读取和写入年初实现高速操作。
简单的深度扩展是通过使用R和W表示端口选择来实现的。
支持与BW字节写操作
0
和BW
1
（ BW
2
和BW
3 )
销。
IEEE 1149.1串行边界扫描（ JTAG ）简化monitoriing包垫连接状态与系统。
该K7Q163682A和K7Q161882A与三星的高性能6T CMOS技术实现，可
在165pin FBGA封装。多电源和接地引脚尽量减少地面反弹。
读操作
读周期由在正输入时钟K的上升沿激活 - [R启动
地址被提交并存储在读出地址寄存器中以K时钟同步。
对于2位突发的DDR操作时，它会访问两个36位或18位数据字，每个读命令。
第一个流水线的数据转移出以C时钟下面下面k个时钟上升沿触发设备。
下一个脉冲串数据由下面的C时钟上升沿的上升沿触发。
连续读操作开始使用K时钟的上升沿。
和流水线的数据转出装置对C和C时钟的每个上升沿。
在情况C和C连接到高时，输出数据由K和K代替了C和C触发
当R为后一个读操作无效，该K7Q163682A和K7Q161882A将第一个完整的突发读取操作
之前进入取消模式在下面k个时钟的上升沿。
然后，输出驱动器自动关闭，以高阻抗状态。
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2002年7月
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